JPH0327561A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0327561A JPH0327561A JP1161699A JP16169989A JPH0327561A JP H0327561 A JPH0327561 A JP H0327561A JP 1161699 A JP1161699 A JP 1161699A JP 16169989 A JP16169989 A JP 16169989A JP H0327561 A JPH0327561 A JP H0327561A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- semiconductor device
- external
- wiring pattern
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H10W74/00—
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高密度実装を可能にし
た半導体装置に関する。
た半導体装置に関する。
従来の半導体装置は、パッケージ本体の両側面或いは四
周面に均一な長さの外部リードを突出した構造となって
いる。そして、この種の半導体装置の実装構造は、第３
図に示すように、銅箔からなる配線パターン１２を形成
してあるガラスエポキシ等の絶縁基板１１上に半導体装
置１を載置し、この半導体装置１のパッゲージ本体２の
側面から突出される複数本の外部リード３を配線パター
ン１２に半田又は導電性接着剤１４等により電気的かつ
機械的に接続を行っている。なお、絶縁基板ｌ１の表面
には、配線パターン１２の半田付３つ部分を除く領域に
ソルダーレジス１−１３を塗布している。
周面に均一な長さの外部リードを突出した構造となって
いる。そして、この種の半導体装置の実装構造は、第３
図に示すように、銅箔からなる配線パターン１２を形成
してあるガラスエポキシ等の絶縁基板１１上に半導体装
置１を載置し、この半導体装置１のパッゲージ本体２の
側面から突出される複数本の外部リード３を配線パター
ン１２に半田又は導電性接着剤１４等により電気的かつ
機械的に接続を行っている。なお、絶縁基板ｌ１の表面
には、配線パターン１２の半田付３つ部分を除く領域に
ソルダーレジス１−１３を塗布している。
上述した従来の半導体装置は、パッケージ本休２から突
出される複数本の外部リード３はそれぞれ同じ長さに形
威されているため、各外部リード３の先端位置はそれぞ
れ隣接した位置にあり、各外部リード３の先端位置の間
隔はリード間隔に等しくなっている。このため、高密度
半導体装置のように外部リード数が多い半導体装置では
リード間隔が極めて狭くなり、半導体装置の実装におい
て、半田又は導電性接着剤が隣接リード間にわたって延
在し、隣接する外部リードを短絡さ一已てしまうという
問題がある。
出される複数本の外部リード３はそれぞれ同じ長さに形
威されているため、各外部リード３の先端位置はそれぞ
れ隣接した位置にあり、各外部リード３の先端位置の間
隔はリード間隔に等しくなっている。このため、高密度
半導体装置のように外部リード数が多い半導体装置では
リード間隔が極めて狭くなり、半導体装置の実装におい
て、半田又は導電性接着剤が隣接リード間にわたって延
在し、隣接する外部リードを短絡さ一已てしまうという
問題がある。
本発明は隣接する外部リード間の短絡を防止する一方で
高密度化を図った半導体装置を提供することを目的とす
る。
高密度化を図った半導体装置を提供することを目的とす
る。
本発明の゛１′−導体製置Ｃ，ｌ、パッケージ本体から
突出された外部リードを長いリードと短いリードを交互
に配設し、かつ各リードの先端部を平面千鳥状に配列し
ている。
突出された外部リードを長いリードと短いリードを交互
に配設し、かつ各リードの先端部を平面千鳥状に配列し
ている。
この構威では、隣接する外部リードの先端部をリード間
隔以上の寸法に離すことができ、実装時における隣接リ
ードの短絡を防止する。
隔以上の寸法に離すことができ、実装時における隣接リ
ードの短絡を防止する。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の断面図である。
図において、１は半導体装置であり、パッケージ本体２
の側面からは多数本の外部リード３を突出形威している
。これらの外部リード３は先端部をＬ字状に曲げ形威し
ている。この場合、これら外蔀リード３ば隣接ずるリー
ドの寸法を交互に相違させ、長い側のリードの先端部３
ａと、短い側のリード先端部３ｂとの位置を平面におい
て千烏配置している。
の側面からは多数本の外部リード３を突出形威している
。これらの外部リード３は先端部をＬ字状に曲げ形威し
ている。この場合、これら外蔀リード３ば隣接ずるリー
ドの寸法を交互に相違させ、長い側のリードの先端部３
ａと、短い側のリード先端部３ｂとの位置を平面におい
て千烏配置している。
また、１１は絶縁基板であり、その表面には１同箔等を
所定パターンに形成した配線パターンＩ２を形威してい
る。この配線パターン１２は半導体装置の実装領域を除
いてソルダーレジス１・１３で被覆する一方、実装領域
に露呈された配線パターンｌ２のランド部１２ａ，１２
ｂは、前記半導体装置１の外部リード３の各先端部３ａ
，３ｂに幻応させて平面千鳥状に配列形威している。
所定パターンに形成した配線パターンＩ２を形威してい
る。この配線パターン１２は半導体装置の実装領域を除
いてソルダーレジス１・１３で被覆する一方、実装領域
に露呈された配線パターンｌ２のランド部１２ａ，１２
ｂは、前記半導体装置１の外部リード３の各先端部３ａ
，３ｂに幻応させて平面千鳥状に配列形威している。
そして、前記半導体装置ｌを絶縁基板１１上に載置し、
各外部リード３の先端部３ａ，３ｂを〈れぞれ配線パタ
ーンのランド部１２ａ，１２ｂに位置決めし、半田又は
導電性接着剤ｌ４により電気的かつ機械的な接続を行っ
ている。
各外部リード３の先端部３ａ，３ｂを〈れぞれ配線パタ
ーンのランド部１２ａ，１２ｂに位置決めし、半田又は
導電性接着剤ｌ４により電気的かつ機械的な接続を行っ
ている。
この半導体装置によれば、隣接する外部り−１３の先端
部３ａ，３ｂは平面千鳥状に配列されているため、絶縁
基板ｌｌ上の実装に際しては、各先端部３ａ，３ｂ及び
配線パターン１２の各ランド１２ａ，１２ｂの間隔をリ
ード間隔よりも大きく取ることができる。これにより、
半田や導電性接着剤１４が隣接するリード間やランド間
にわたって延在することか防止でき、リード間の短絡が
防止し、高密度実装を実現する。
部３ａ，３ｂは平面千鳥状に配列されているため、絶縁
基板ｌｌ上の実装に際しては、各先端部３ａ，３ｂ及び
配線パターン１２の各ランド１２ａ，１２ｂの間隔をリ
ード間隔よりも大きく取ることができる。これにより、
半田や導電性接着剤１４が隣接するリード間やランド間
にわたって延在することか防止でき、リード間の短絡が
防止し、高密度実装を実現する。
第２図は本発明の第２実施例を示す断面図であり、第１
図と同一部分には同一符号を付してある。
図と同一部分には同一符号を付してある。
この実施例では、絶縁基板１ｌの半導体装置実装領域に
凹部１５を形或し、半導体装置１のパッケージ本体２の
一部を収納し得るように構或している。また、半導体装
置ｌの外部リード３は横方向に真直に突出させている。
凹部１５を形或し、半導体装置１のパッケージ本体２の
一部を収納し得るように構或している。また、半導体装
置ｌの外部リード３は横方向に真直に突出させている。
なお、この場合にも外部リード３の先端部３ａ，３ｂは
それぞれ平面千鳥状に配置し、これに対応して絶縁基板
１１上に平面千鳥状に配置した配線パターン１２の各ラ
ンド１２ａ，１２ｂに半田又は導電性接着剤１４により
電気的かつ機械的に接続を行っている。
それぞれ平面千鳥状に配置し、これに対応して絶縁基板
１１上に平面千鳥状に配置した配線パターン１２の各ラ
ンド１２ａ，１２ｂに半田又は導電性接着剤１４により
電気的かつ機械的に接続を行っている。
この実施例では、半導体装Ｗ１の外部リード３を曲げ形
成する必要がなく、その製造を容易にできる。また、半
導体父訴１のバッゲージ木休２の一部を凹部１５内に収
容することで、実装状態における全高さを低減して実装
構造の薄型化が達或できる効果がある。
成する必要がなく、その製造を容易にできる。また、半
導体父訴１のバッゲージ木休２の一部を凹部１５内に収
容することで、実装状態における全高さを低減して実装
構造の薄型化が達或できる効果がある。
以上説明したように本発明は、外部リードを長いリード
と短いリードを交互に配設してそれぞれの先端部を平面
千鳥状に配列しているので、隣接する外部リードの先端
部をリード間隔以上の寸法に離すことができ、隣接する
リード間の短絡を防止して高密度実装が実現できる効果
がある。
と短いリードを交互に配設してそれぞれの先端部を平面
千鳥状に配列しているので、隣接する外部リードの先端
部をリード間隔以上の寸法に離すことができ、隣接する
リード間の短絡を防止して高密度実装が実現できる効果
がある。
【図面の簡単な説明】
第ｌ図は本発明の第１実施例の断面図、第２図は本発明
の第２実施例の断面図、第３図は従来の半導体装置及び
その実装構造の断面図である。
の第２実施例の断面図、第３図は従来の半導体装置及び
その実装構造の断面図である。
Claims (1)
- １．絶縁基板に形成した配線パターンに、パッケージ本
体から突出された外部リードの先端部を導電性の接着材
で接続して実装を行う半導体装置において、前記外部リ
ードは長いリードと短いリードを交互に配設し、かつ各
リードの先端部を平面千鳥状に配列したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161699A JPH0327561A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161699A JPH0327561A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0327561A true JPH0327561A (ja) | 1991-02-05 |
Family
ID=15740185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161699A Pending JPH0327561A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0327561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053161A (ko) * | 2001-12-22 | 2003-06-28 | 삼성전자주식회사 | 반도체 디바이스 및 그 제조방법 |
-
1989
- 1989-06-23 JP JP1161699A patent/JPH0327561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053161A (ko) * | 2001-12-22 | 2003-06-28 | 삼성전자주식회사 | 반도체 디바이스 및 그 제조방법 |
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