JPH06302715A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
- Publication number
- JPH06302715A JPH06302715A JP5086095A JP8609593A JPH06302715A JP H06302715 A JPH06302715 A JP H06302715A JP 5086095 A JP5086095 A JP 5086095A JP 8609593 A JP8609593 A JP 8609593A JP H06302715 A JPH06302715 A JP H06302715A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- chip
- package
- power supply
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 より多ピン化、小型化が図れ、また電気的特
性にも優れる半導体装置用セラミックパッケージを提供
する。 【構成】 チップ収納穴２４の周壁が多段に形成され、
該段差面上にチップ３４と電気的に接続されるインナー
パターン３０が形成された半導体装置用セラミックパッ
ケージにおいて、チップ収納穴２４の底面上もしくは搭
載されるチップ３４に近い側の前記段差面上に帯状の共
通電源パターン２６および／または帯状の共通接地パタ
ーン２８が形成されていることを特徴としている。
性にも優れる半導体装置用セラミックパッケージを提供
する。 【構成】 チップ収納穴２４の周壁が多段に形成され、
該段差面上にチップ３４と電気的に接続されるインナー
パターン３０が形成された半導体装置用セラミックパッ
ケージにおいて、チップ収納穴２４の底面上もしくは搭
載されるチップ３４に近い側の前記段差面上に帯状の共
通電源パターン２６および／または帯状の共通接地パタ
ーン２８が形成されていることを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置用パッケージ
に関する。
に関する。
【０００２】
【従来の技術】半導体装置用のセラミックパッケージは
図３、図４に示すように、チップ収納穴１０の周壁が多
段に形成され、この段差面上にパッケージ本体１２内部
に形成された内部回路パターンに接続してインナーパタ
ーン１４が形成されている。このインナーパターン１４
は例えば下段と上段のパターンとが千鳥状に配置され、
もって多ピンのチップに対応できるようになされてい
る。インナーパターン１４や内部回路パターンは公知の
メタライズパターンで形成されるもので、信号ライン、
電源ライン、接地ラインが混在して、チップ側の端子パ
ターンに応じて適宜なパターンでもって形成されてい
る。なお、パッケージの外部接続用の端子はＰＧＡ（ピ
ン グリッド アレイ）タイプのパッケージであれば、
パッケージ下面にビアにて引き出された回路パターンに
ピンがろう付けして固定されるものである。この外部接
続用の端子はその他はんだバンプによるものなど種々の
タイプのものがある。なお、１６は電圧降下防止および
電源ノイズ防止用のチップコンデンサであり、例えばパ
ッケージ本体１２下面の電源用のビアと接地用のビアに
跨がって接続されている。
図３、図４に示すように、チップ収納穴１０の周壁が多
段に形成され、この段差面上にパッケージ本体１２内部
に形成された内部回路パターンに接続してインナーパタ
ーン１４が形成されている。このインナーパターン１４
は例えば下段と上段のパターンとが千鳥状に配置され、
もって多ピンのチップに対応できるようになされてい
る。インナーパターン１４や内部回路パターンは公知の
メタライズパターンで形成されるもので、信号ライン、
電源ライン、接地ラインが混在して、チップ側の端子パ
ターンに応じて適宜なパターンでもって形成されてい
る。なお、パッケージの外部接続用の端子はＰＧＡ（ピ
ン グリッド アレイ）タイプのパッケージであれば、
パッケージ下面にビアにて引き出された回路パターンに
ピンがろう付けして固定されるものである。この外部接
続用の端子はその他はんだバンプによるものなど種々の
タイプのものがある。なお、１６は電圧降下防止および
電源ノイズ防止用のチップコンデンサであり、例えばパ
ッケージ本体１２下面の電源用のビアと接地用のビアに
跨がって接続されている。
【０００３】
【発明が解決しようとする課題】ところで、昨今のチッ
プは益々高密度化し、これを搭載するセラミックパッケ
ージもこれに合わせて多ピン化が余儀なくされている。
しかもセラミックパッケージ自体の小型化が要求されて
いる。このような事情下にあり、上記のように多段にし
て多ピン化を図るようにしているが、小型化してくる
と、セラミック焼成後の縮み等との関係から下段と上段
のインナーパターンにずれが生じ、千鳥状にならず、前
後に重なるような事態が生じる。インナーパターンが密
になればなる程この傾向が強い。このように上下のイン
ナーパターンに重なりが生じると、チップと電気的に接
続するワイヤボンディングが良好に行えず、ワイヤが接
触してしまうなどの問題点がある。また前記のチップコ
ンデンサ１６は電源バウンスによるノイズ防止のために
は搭載するチップにできるだけ近接して設けるのが好ま
しいが、従来では上記のようにパッケージの構造上の問
題からパッケージ本体の外部に設けるしかなく、十分な
効果をあげることができなかった。
プは益々高密度化し、これを搭載するセラミックパッケ
ージもこれに合わせて多ピン化が余儀なくされている。
しかもセラミックパッケージ自体の小型化が要求されて
いる。このような事情下にあり、上記のように多段にし
て多ピン化を図るようにしているが、小型化してくる
と、セラミック焼成後の縮み等との関係から下段と上段
のインナーパターンにずれが生じ、千鳥状にならず、前
後に重なるような事態が生じる。インナーパターンが密
になればなる程この傾向が強い。このように上下のイン
ナーパターンに重なりが生じると、チップと電気的に接
続するワイヤボンディングが良好に行えず、ワイヤが接
触してしまうなどの問題点がある。また前記のチップコ
ンデンサ１６は電源バウンスによるノイズ防止のために
は搭載するチップにできるだけ近接して設けるのが好ま
しいが、従来では上記のようにパッケージの構造上の問
題からパッケージ本体の外部に設けるしかなく、十分な
効果をあげることができなかった。
【０００４】そこで本発明は上記問題点を解決すべくな
されたものであり、その目的とするところは、より多ピ
ン化、小型化が図れ、また電気的特性にも優れる半導体
装置用パッケージを提供するにある。
されたものであり、その目的とするところは、より多ピ
ン化、小型化が図れ、また電気的特性にも優れる半導体
装置用パッケージを提供するにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
本発明では次の構成を備える。すなわち、チップ収納穴
の周壁が多段に形成され、該段差面上にチップと電気的
に接続されるインナーパターンが形成された半導体装置
用パッケージにおいて、前記チップ収納穴の底面上もし
くは搭載されるチップに近い側の前記段差面上に帯状の
共通電源パターンおよび／または帯状の共通接地パター
ンが形成されていることを特徴としている。前記共通電
源パターンと共通接地パターンとの間にチップコンデン
サを配設すると好適である。
本発明では次の構成を備える。すなわち、チップ収納穴
の周壁が多段に形成され、該段差面上にチップと電気的
に接続されるインナーパターンが形成された半導体装置
用パッケージにおいて、前記チップ収納穴の底面上もし
くは搭載されるチップに近い側の前記段差面上に帯状の
共通電源パターンおよび／または帯状の共通接地パター
ンが形成されていることを特徴としている。前記共通電
源パターンと共通接地パターンとの間にチップコンデン
サを配設すると好適である。
【０００６】
【作用】本発明に係る半導体装置用パッケージでは、搭
載するチップの近傍となる部位にインナーパターンと分
離して共通の電源ラインおよび／もしくは接地ラインを
設けたので、より多ピン化、小型化が図れ、またチップ
コンデンサをチップに近接して配置できるので、電気的
特性に優れるパッケージを提供できる。
載するチップの近傍となる部位にインナーパターンと分
離して共通の電源ラインおよび／もしくは接地ラインを
設けたので、より多ピン化、小型化が図れ、またチップ
コンデンサをチップに近接して配置できるので、電気的
特性に優れるパッケージを提供できる。
【０００７】
【実施例】以下本発明の好適な実施例を添付図面に基づ
いて詳細に説明する。図１はセラミックパッケージ２０
の平面図、図２は断面図である。２２はパッケージ本体
であり、グリーンシートを積層して多段に焼成してな
る。パッケージ本体２２の中央にはチップ収納穴２４が
形成され、チップ収納穴２４の周壁は図示の例では４段
（チップ収納穴底面を含めれば５段）に形成してある。
最下段の段差面２４ａには、図１に明確なように、帯状
の電源パターン２６とこの電源パターン２６の外側に電
源パターン２６とは僅かの間隔をおいて帯状の接地パタ
ーン２８が形成されている。また下から第２段、第３段
の段差面２４ｂ、２４ｃ上にはインナーパターン３０、
３０が上下列で千鳥状の配列となるよう形成されてい
る。電源パターン２６、接地パターン２８、インナーパ
ターン３０、３０はメタライズパターン上にニッケルめ
っき皮膜、金めっき皮膜等のめっき皮膜が形成されて成
る。また電源パターン２６、接地パターン２８、インナ
ーパターン３０、３０はパッケージ本体２２内部に形成
された内部回路パターン（図示せず）と接続し、さらに
外部接続用の外部端子（図示せず）に接続されている。
３２は電源パターン２６と接地パターン２８とに跨がっ
て接続されたチップコンデンサである。
いて詳細に説明する。図１はセラミックパッケージ２０
の平面図、図２は断面図である。２２はパッケージ本体
であり、グリーンシートを積層して多段に焼成してな
る。パッケージ本体２２の中央にはチップ収納穴２４が
形成され、チップ収納穴２４の周壁は図示の例では４段
（チップ収納穴底面を含めれば５段）に形成してある。
最下段の段差面２４ａには、図１に明確なように、帯状
の電源パターン２６とこの電源パターン２６の外側に電
源パターン２６とは僅かの間隔をおいて帯状の接地パタ
ーン２８が形成されている。また下から第２段、第３段
の段差面２４ｂ、２４ｃ上にはインナーパターン３０、
３０が上下列で千鳥状の配列となるよう形成されてい
る。電源パターン２６、接地パターン２８、インナーパ
ターン３０、３０はメタライズパターン上にニッケルめ
っき皮膜、金めっき皮膜等のめっき皮膜が形成されて成
る。また電源パターン２６、接地パターン２８、インナ
ーパターン３０、３０はパッケージ本体２２内部に形成
された内部回路パターン（図示せず）と接続し、さらに
外部接続用の外部端子（図示せず）に接続されている。
３２は電源パターン２６と接地パターン２８とに跨がっ
て接続されたチップコンデンサである。
【０００８】チップ収納穴２４内にはチップ３４が搭載
され、チップ３４と電源パターン２６、接地パターン２
８、インナーパターン３０、３０とはワイヤ３６により
接続される。また最上層の段差面２４ｄ上にはキャップ
（図示せず）が固着されてチップ３４を気密に封止して
半導体装置に完成される。
され、チップ３４と電源パターン２６、接地パターン２
８、インナーパターン３０、３０とはワイヤ３６により
接続される。また最上層の段差面２４ｄ上にはキャップ
（図示せず）が固着されてチップ３４を気密に封止して
半導体装置に完成される。
【０００９】上記のように構成されているので、チップ
３４と電源パターン２６、接地パターン２８との間のワ
イヤ３６による接続は、電源パターン２６、接地パター
ン２８の任意の個所と行うことができ、チップ３４とイ
ンナーパターン３０、３０との間のワイヤ３６による接
続に対して空間的な干渉を受けることがない。したがっ
て、全体的な回路パターンの配置は主としてインナーパ
ターン３０、３０の配列にしたがってある程度自由に行
うことができ、さらにパッケージの回路パターンをイン
ナーパターン３０、３０と電源パターン２６、接地パタ
ーン２８とに分離して各段差面に配置しているので、そ
れだけ多ピン化が可能となるのである。またインナーパ
ターン３０、３０の配列に余裕ができ、多ピン化しても
上下段のインナーパターン３０、３０の重なりをなくす
ことができ、ワイヤボンディングを良好に行うことがで
きる。電源パターン２６を共通パターンとしているの
で、電源パターン２６との接続部位を選択することで、
複数の電源ラインの距離をほぼ等しくでき、それだけ電
気的特性の向上が図れる。また、チップコンデンサ３２
がチップ３４に近接して配置できるので、電源バウンス
によるノイズを効果的に排除できるのである。
３４と電源パターン２６、接地パターン２８との間のワ
イヤ３６による接続は、電源パターン２６、接地パター
ン２８の任意の個所と行うことができ、チップ３４とイ
ンナーパターン３０、３０との間のワイヤ３６による接
続に対して空間的な干渉を受けることがない。したがっ
て、全体的な回路パターンの配置は主としてインナーパ
ターン３０、３０の配列にしたがってある程度自由に行
うことができ、さらにパッケージの回路パターンをイン
ナーパターン３０、３０と電源パターン２６、接地パタ
ーン２８とに分離して各段差面に配置しているので、そ
れだけ多ピン化が可能となるのである。またインナーパ
ターン３０、３０の配列に余裕ができ、多ピン化しても
上下段のインナーパターン３０、３０の重なりをなくす
ことができ、ワイヤボンディングを良好に行うことがで
きる。電源パターン２６を共通パターンとしているの
で、電源パターン２６との接続部位を選択することで、
複数の電源ラインの距離をほぼ等しくでき、それだけ電
気的特性の向上が図れる。また、チップコンデンサ３２
がチップ３４に近接して配置できるので、電源バウンス
によるノイズを効果的に排除できるのである。
【００１０】上記実施例では、電源ライン２６、接地ラ
イン２８を同じ段差面上に形成したが、異なる段差面上
に配置することもでき、また電源ライン２６を接地ライ
ン２８の外側に配置することもできる。また電源ライン
２６、接地ライン２８をチップ３４の外側となるチップ
収納穴２４の底面上の部位に配置することもできる。さ
らに電源ライン２６、接地ライン２８はチップ３４を囲
んでリング状に連続して設けるのがよいが、適宜分割し
て設けるようにしてもよい。さらには、インナーパター
ン３０を上記実施例では２段に分けて配列したが１段で
もよいことはもちろんである。この場合にも共通の電源
ライン２６、接地ライン２８とすることで上記の作用効
果を奏する。なおまた、上記実施例では電源ライン２
６、接地ライン２８の双方を設けたが、どちらか一方で
もよい。
イン２８を同じ段差面上に形成したが、異なる段差面上
に配置することもでき、また電源ライン２６を接地ライ
ン２８の外側に配置することもできる。また電源ライン
２６、接地ライン２８をチップ３４の外側となるチップ
収納穴２４の底面上の部位に配置することもできる。さ
らに電源ライン２６、接地ライン２８はチップ３４を囲
んでリング状に連続して設けるのがよいが、適宜分割し
て設けるようにしてもよい。さらには、インナーパター
ン３０を上記実施例では２段に分けて配列したが１段で
もよいことはもちろんである。この場合にも共通の電源
ライン２６、接地ライン２８とすることで上記の作用効
果を奏する。なおまた、上記実施例では電源ライン２
６、接地ライン２８の双方を設けたが、どちらか一方で
もよい。
【００１１】以上本発明につき好適な実施例を挙げて種
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
【００１２】
【発明の効果】以上のように本発明に係る半導体装置用
パッケージでは、搭載するチップの近傍となる部位にイ
ンナーパターンと分離して共通の電源ラインおよび／も
しくは接地ラインを設けたので、より多ピン化、小型化
が図れ、またチップコンデンサをチップに近接して配置
できるので、電気的特性に優れるパッケージを提供でき
る。
パッケージでは、搭載するチップの近傍となる部位にイ
ンナーパターンと分離して共通の電源ラインおよび／も
しくは接地ラインを設けたので、より多ピン化、小型化
が図れ、またチップコンデンサをチップに近接して配置
できるので、電気的特性に優れるパッケージを提供でき
る。
【図１】セラミックパッケージの一実施例の平面図であ
る。
る。
【図２】図１のセラミックパッケージの断面図である。
【図３】従来のセラミックパッケージの一例を示す平面
図である。
図である。
【図４】図３のセラミックパッケージの断面図である。
２０ セラミックパッケージ ２２ パッケージ本体 ２４ チップ収納穴 ２４ａ〜２４ｄ 段差面 ２６ 電源パターン ２８ 接地パターン ３０ インナーパターン ３２ チップコンデンサ ３４ チップ ３６ ワイヤ
Claims (2)
- 【請求項１】 チップ収納穴の周壁が多段に形成され、
該段差面上にチップと電気的に接続されるインナーパタ
ーンが形成された半導体装置用パッケージにおいて、 前記チップ収納穴の底面上もしくは搭載されるチップに
近い側の前記段差面上に帯状の共通電源パターンおよび
／または帯状の共通接地パターンが形成されていること
を特徴とする半導体装置用パッケージ。 - 【請求項２】 前記共通電源パターンと共通接地パター
ンとの間にチップコンデンサが配設されていることを特
徴とする請求項１記載の半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086095A JPH06302715A (ja) | 1993-04-13 | 1993-04-13 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086095A JPH06302715A (ja) | 1993-04-13 | 1993-04-13 | 半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302715A true JPH06302715A (ja) | 1994-10-28 |
Family
ID=13877156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086095A Pending JPH06302715A (ja) | 1993-04-13 | 1993-04-13 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302715A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734545B1 (en) | 1995-11-29 | 2004-05-11 | Hitachi, Ltd. | BGA type semiconductor device and electronic equipment using the same |
| JP2020181934A (ja) * | 2019-04-26 | 2020-11-05 | 新光電気工業株式会社 | 部品内蔵基板及びその製造方法 |
| US11569634B2 (en) | 2019-12-05 | 2023-01-31 | Nichia Corporation | Light emitting device |
-
1993
- 1993-04-13 JP JP5086095A patent/JPH06302715A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734545B1 (en) | 1995-11-29 | 2004-05-11 | Hitachi, Ltd. | BGA type semiconductor device and electronic equipment using the same |
| US7291909B2 (en) | 1995-11-29 | 2007-11-06 | Renesas Technology Corp. | BGA type semiconductor device and electronic equipment using the same |
| JP2020181934A (ja) * | 2019-04-26 | 2020-11-05 | 新光電気工業株式会社 | 部品内蔵基板及びその製造方法 |
| US11569634B2 (en) | 2019-12-05 | 2023-01-31 | Nichia Corporation | Light emitting device |
| US11837845B2 (en) | 2019-12-05 | 2023-12-05 | Nichia Corporation | Light emitting device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7119427B2 (en) | Stacked BGA packages | |
| EP0069505B1 (en) | Semiconductor device connection lead formation | |
| US7642632B2 (en) | Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same | |
| JP2004071947A (ja) | 半導体装置 | |
| TW201532232A (zh) | 封裝元件及其製造方法 | |
| US6791166B1 (en) | Stackable lead frame package using exposed internal lead traces | |
| US5093282A (en) | Method of making a semiconductor device having lead pins and a metal shell | |
| JP2001156251A (ja) | 半導体装置 | |
| JPH0730059A (ja) | マルチチップモジュール | |
| JPH1167960A (ja) | 半導体パッケージとその実装基板 | |
| JPH06302715A (ja) | 半導体装置用パッケージ | |
| KR19980025603A (ko) | 반도체 패키지 및 그의 소켓 | |
| JPH04196253A (ja) | 半導体装置用パッケージ | |
| JP2003204039A (ja) | 半導体装置 | |
| JP3850712B2 (ja) | 積層型半導体装置 | |
| KR100646474B1 (ko) | 반도체패키지 및 그 제조방법 | |
| EP0162521A2 (en) | Package for semiconductor devices | |
| JPH05114671A (ja) | 半導体装置 | |
| KR20090121011A (ko) | 필름 기판을 이용한 적층 반도체 패키지 및 그 제조방법 | |
| JP2001298039A (ja) | 半導体装置 | |
| KR200205182Y1 (ko) | 적층이 가능한 핀 그리드 어레이 패키지 | |
| JP2641404B2 (ja) | 半導体回路モジュール | |
| JPS62123744A (ja) | 半導体装置 | |
| KR20010058584A (ko) | 반도체패키지 | |
| JPS5966154A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040323 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040406 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041130 |