JPH1167960A - 半導体パッケージとその実装基板 - Google Patents

半導体パッケージとその実装基板

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JPH1167960A
JPH1167960A JP22385197A JP22385197A JPH1167960A JP H1167960 A JPH1167960 A JP H1167960A JP 22385197 A JP22385197 A JP 22385197A JP 22385197 A JP22385197 A JP 22385197A JP H1167960 A JPH1167960 A JP H1167960A
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package
semiconductor package
wiring
terminals
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Yasuyuki Imai
靖之 今井
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NEC Corp
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Abstract

(57)【要約】 【課題】 半導体パッケージを実装基板に実装する際に
実装基板上の配線の制限を緩和するための半導体パッケ
ージ形状を提供する。 【解決手段】 半導体パッケージ１の底面の形状、すな
わち実装基板に実装される側の形状を、凸型の階段状の
段差を持った形状とする。この各段差には１列分の端子
列を持つ。実装基板としては凹型の階段状の段差を持っ
た形状の多層基板を用いる。この実装基板の段差と半導
体パッケージの底面の段差とを同じくすることにより、
半導体パッケージ底面の凸段差上の全ての端子４４は、
実装基板上の凹段差上の導電パッド４４と容易に接続で
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体に関し、特
に多層パッケージである半導体装置とその実装基板に関
する。
【０００２】
【従来の技術】従来、ＢＧＡ（ボールグリッドアレイ）
あるいはＣＳＰ（チップスケールパッケージ）と呼ばれ
る表面実装型のデバイス・パッケージ（図６）は、平面
なパッケージの底面の格子状に配置された端子に接続す
る半田ボール２０に相対するように導電パッド４４が設
けられた平面な配線基板４７上に、実装されてきた。
【０００３】デバイスの各端子の信号をデバイスを実装
する領域の外へ引き出すための配線基板の配線４１は、
デバイスの各辺の最外周に位置する端子に対応する導電
パッド４４についてはそのまま回路パターンを放射状に
引き出すことが可能である（図７）。しかし、デバイス
の最外周から内側に向かって配列された２列目以降の端
子に対応する導電パッドについては次の２通りの方法の
いずれかを用いる、あるいは併用することにより回路パ
ターンを引き出すことが可能である。１つは、その外側
に位置するパッド間に回路パターンを通すことである。
もう１つは、多層基板を用いることで、スルーホールな
どのホール４６を介することにより配線基板の内部層に
回路パターンを引き回すことである（図７）。
【０００４】
【発明が解決しようとする課題】従来技術の、第１の問
題点は、従来のデバイス・パッケージおよび実装基板の
形状では、デバイスの中央付近に配置された端子に対応
する導電パッドから配線を引き出すことが困難なことで
ある。その理由は、デバイスの半田ボール間の間隔（ボ
ールピッチ）が狭くなるにしたがって、その外側の列に
対応する導電パッド間の間隔も狭くなるため、間を通す
ことができる配線の数、あるいは配線の幅に制限が生じ
ることによる。
【０００５】実装基板に多層基板を用いることにより、
内側に位置する端子に対応する導電パッドから引き出さ
れた配線をスルーホールなどのホールを介することで多
層基板の他の内部層へと引き出すと、このホールによっ
て各層の配線に制限が生じることになる。各層の配線は
このホールを避けるように配線されなければならない。
【０００６】図７は従来のパッケージを用いたときの実
装基板の配線パターンの例であるが、最外側に位置する
導電パッドについては自由にデバイス実装領域より外に
配線を出すことが可能、最外周から２列目に位置する導
電パッドについては最外周に位置する導電パッドと導電
パッドとの間を通るように配線を行うことができるが、
最外周から３列目の導電パッドについてはその外側に位
置する導電パッドと導電パッドとの間を配線を通すこと
は難しい。ホールを用い、多層基板の他の層に配線を引
き回すことによってデバイス実装領域外に配線を出すこ
とが可能であるが、４列目以降となるとこれも難しくな
る。また、ホールがあるということは、そのホールが貫
通されている各層については、そのホールによって配線
の制限を受けることになる。
【０００７】第２の問題点は、パッケージ・サイズを小
さくすることに制限があることである。その理由は、第
１の問題点を緩和するためにはボールピッチをある程度
広くする必要があるからである。または内側部分の端子
を減らしたり無くしたりして、スルーホールなどのホー
ルの数を減らせるようにすると、端子の数を同じくする
ようにするためにはフルグリッド（底面全体に端子が存
在）のデバイスに対して底面積が大きくなる。
【０００８】本発明の目的は、端子間に配線を通さなけ
ればならない、あるいはスルーホールなどのホールを形
成しなければならないといった配線基板上での配線の制
限を無くしつつ、ボールピッチを狭くしたり、フルグリ
ッド化することによって、小型・軽量化を図ることがで
きる半導体パッケージを提供することである。
【０００９】
【課題を解決するための手段】本発明の半導体パッケー
ジは、パッケージの実装面に段差を備えている。具体的
には、デバイスの各辺当たりの端子列について一列ご
と、すなわち一周分ごとに段差を与えていることを特徴
としている。また、端子列は各段差当たり２列以上設け
ることができる。半導体パッケージに設ける段差は複数
の基板を重ね形成するか、または単一の基板に一体的に
設けてもよい。さらに本発明の半導体パッケージに対す
る実装基板は、パッケージから外側へ凸状に形成された
階段状の段差部に配置された端子に対応して形成された
内方へ窪んだ階段状の段差部に導電パッドが配置された
凹部を有している。
【００１０】このように本発明の半導体パッケージは、
対応する多層基板である実装基板との組み合わせによ
り、多層基板の各層の回路パターンに対して直接デバイ
スの端子を接続できる。このため、実装基板の第１層目
のパターンが集中することがない。デバイス実装領域に
ついても実装基板の第１層目にパターンが集中しないこ
とは、導電パッド間に通さなければならないパターンが
減少、スルーホールなどのホールが減少、すなわち実装
基板配線上の制約が減少する。
【００１１】
【発明の実施の形態】次に本発明の第一の実施の形態に
ついて図面を参照して詳細に説明する。
【００１２】図１を参照すると、半導体パッケージ１
は、端子あるいは端子に接続した半田ボール２０と、シ
リコン・チップ４３を封入したパッケージ本体と、端子
を有する基板１１〜１３とを有する。
【００１３】ここで端子を有する基板１１，１２，１３
については、図２に示すようにパッケージ底面の最外周
に当たる端子列と、その内周に当たる端子列とに段差を
設ける。また、この内周に当たる端子列と、さらにその
内周に当たる端子列とにも段差を設ける。このようにし
て半導体パッケージの実装面を上にしたときに実装面の
一番低いところに最外周の端子列、一段段差を設けたと
ころに最外周から二列目の端子列、さらに一段段差を設
けたところに最外周から三列目の端子列、とデバイスの
内側の端子列になるにしたがい段差を高く設け、各段に
は端子が各辺に対して一列分すなわち一周分のみ設けら
れた構造を有する。
【００１４】図２は本発明の第一の実施の形態における
半導体パッケージの構造の詳細である。基板１１〜１３
はそれぞれが単層の基板から構成される多層基板であ
る。基板１１にシリコン・チップ４３を実装し、シリコ
ン・チップ上のボンディング・パッド４４と基板１１上
のボンディング・パッドとを金属の線材４２にてボンデ
ィングした後、封入材４０にて封入する。
【００１５】基板１１のシリコン・チップ実装面の反対
側の面には端子列３１に相当する端子が設けられてお
り、シリコン・チップ４３から金属線にて引き出された
信号はスルーホール４６を介して基板１１の端子列３１
に接続される。また、同様に端子列３２，３３について
も、シリコン・チップから引き出された信号は基板１
２，１３をホールを介して、各端子列へと接続される。
【００１６】次に図１のパッケージの使用法について図
４を参照して説明する。図４には特公平２−１１０３２
によって示されるものと同等な基板を用いる。この基板
は多層基板であり、その一部分を階段状に露出させ、そ
の露出した部分に導電パッドを設け、回路パターンを形
成している。この実装基板の段差を、図１のパッケージ
底面部の段差と同じくし、また実装基板の導電パッドの
位置とパッケージ底面の半田ボールとの位置をお互いに
相対するようにする。図４のように、半導体デバイス・
パッケージと実装基板とを接続し、実装基板上に半導体
デバイス・パッケージを実装して使用する。
【００１７】次に、本発明の第一の実施の形態の効果に
ついて説明する。本発明の第一の実施の形態では、半導
体デバイス・パッケージ底面の端子も、実装基板上の導
電パッドも、それぞれ階段状の対応する段の上に設けら
れている。このデバイス・パッケージの各辺の最外周に
位置する端子列３１については、図４（ｂ）に示すよう
に実装基板の第１層目５１に導電パッドが、デバイス・
パッケージの各辺の最外周から２列目に位置する端子列
３２については実装基板の第２層目５２に導電パッド
が、デバイス・パッケージの各辺の最外周から３列目に
位置する端子列３３については実装基板の第３層目５３
に導電パッドが、それぞれ対応する形で接続されるた
め、デバイスの内周に近い端子列についても配線上の制
限がなく、容易にその信号を回路パターンとして引き出
すことができる。実装基板の設計に当たってはデバイス
の内周部分の端子からの配線について、その外側の端子
に対応する基板上の導電パッド間を配線を通す、あるい
はスルーホールなどのホールを作り多層基板の他の層へ
と配線を通す、といった煩わしい配慮を行わなくてよ
い。
【００１８】すなわち、図７と図３を比較すると、従来
技術である平面実装型のパッケージを用いた場合は、端
子部分から全ての配線がまず実装基板の第１層上へ集中
し、各配線間別に配線を通すか、あるいはホールを介し
て実装基板の他の層に配線を通すことになり、ホールが
存在する領域はそこに配線を行えないことになり、配線
はこれらの制限を考慮しなければならない。これに対し
て、本発明を用いたパッケージとその対応する実装基板
との組み合わせの実装基板上の配線は、多層基板である
実装基板の各層に対して図７に示すような制限がないた
め、容易に行える。
【００１９】図３は、従来の一表面実装型の基板上の配
線パターンの例である図７と比較した、本パッケージと
その対応する実装基板とを用いた場合の実装基板上の配
線パターンの例である。
【００２０】このことは端子と端子の間隔が狭くなって
も、また端子の数が多くなっても、このような段差を有
する底面形状をデバイス・パッケージが持つ限り、実装
基板上の配線をする上での困難にならないことを示して
いる。すなわち、多ピンのパッケージ、あるいは端子間
を狭くしてデバイスの底面積を小さくしても実装基板設
計上は容易な配線を行える。このことはデバイス・パッ
ケージ側としてはより小型なパッケージの提供も可能な
ことを意味する。さらに、実装後のデバイスと実装基板
は凹面と凸面ががっちりと結びついたような形状で接続
されるのでより強固な形で実装が行える。
【００２１】以上はパッケージ端子列を各辺３列すなわ
ち３周分としたが、各辺ｎ列すなわちｎ周分の端子列を
有するパッケージの場合は、実装基板をｎ層とすればよ
い。また、端子列の一周分について１段の段差とした
が、他の実施の形態として導電パッドと導電パッドの間
を配線が余裕をもって通ることが可能であるのならば、
端子列のｍ周分を１段の段差に配置することも可能であ
る。２周分を１段の段差に配置する例を第５図に示す。
【００２２】端子の形状としては、半田ボールを端子に
付随させるホール・グリッド・アレイについて説明をし
たが、半田ボールがなく導電パッドがむき出しな形状で
も可能である。
【００２３】シリコン・チップの基板上への実装方法と
してはシリコン・チップのボンディング面を下にし、ボ
ンディング・パッドと基板上のパッドとを接続してもよ
い。
【００２４】基板に関してはプラスチックなどの基板を
３層重ねて段差を作成する他、セラミックである基板を
用いて、削り出しあるいは型出しで段差を設けてもよ
い。
【００２５】
【発明の効果】以上説明したように本発明は、半導体パ
ッケージの内側から外側へ向けて階段状の段差部を設
け、此の段差部に端子を配置することにより次のような
効果を得る。
【００２６】第一の効果は、実装基板上の配線の制限を
低減できることである。その理由は、デバイス・パッケ
ージ側の端子の位置が既に多層基板である実装基板への
各層の配線に対する導電パッドとの位置と一致している
ため、実装基板上でスルーホールなどのホールを介する
必要がないためである。
【００２７】第二の効果は、デバイス・パッケージの底
面積を小さくできることである。その理由は、従来の実
装基板上の配線の制限、すなわちデバイスの内周部分に
ある端子からの信号を引き出すためにその外周にある端
子と端子の間に配線を通さなければならなかったが、第
一の効果によりこの制限が緩和されるためである。すな
わち、デバイスの端子と端子の間隔を狭くすることによ
って、パッケージ面積を小さくすることができるように
なる。
【００２８】第三の効果は、端子数を増加することが可
能である。その理由は第一の効果により配線上の制限が
緩和されるため、端子間隔が狭くできること、フルグリ
ッド、すなわち、デバイス底面に対して全面に格子状に
端子を配置しても実装基板上の配線が困難にはならない
ことによる。
【００２９】これらの端子間隔は実装基板上の最小配線
間隔まで狭くしても、実装配線の制限は生じない。
【図面の簡単な説明】
【図１】（ａ）本発明による半導体パッケージの一実施
の形態の斜視図。 （ｂ）半導体パッケージの底面図。 （ｃ）半導体パッケージの側面図。
【図２】図１の半導体パッケージのＡ−Ａ断面図。
【図３】本発明のパッケージを対応する実装基板へ実装
する際の実装基板上の配線パターンの例。
【図４】（ａ）本発明のパッケージを実装基板へ実装す
る際の設置例。 （ｂ）本発明のパッケージに対応する実装基板を示す
図。
【図５】本発明の他の実施の形態の配線パターンを示す
図。
【図６】従来例の半導体パッケージの実装面を示す図。
【図７】従来例のパッケージを実装基板へ実装する際の
実装基板上の配線パターンの例を示す図。
【符号の説明】
１ 半導体パッケージ １１ １層目の基板 １２ ２層目の基板 １３ ３層目の基板 ２０ 半田ボール、あるいは端子 ３１ １層目の基板上の端子列 ３２ ２層目の基板上の端子列 ３３ ３層目の基板上の端子列 ４０ 封入材 ４１ 配線 ４２ ボンディングワイヤ ４３ シリコンチップ ４４ 導電パッド ４５ 絶縁材 ４６ スルーホールなどのホール ４７ 基板 ５１ 実装基板の第１層目の基板 ５２ 実装基板の第２層目の基板 ５３ 実装基板の第３層目の基板

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 格子状に配置された端子を有する半導体
    パッケージであって、前記格子状に配置された端子が、
    半導体パッケージの外側から内側に向けて凸状に形成さ
    れた階段状の各段差部に配列されていることを特徴とす
    る半導体パッケージ。
  2. 【請求項２】 端子が各段差部に一列に配列されている
    請求項１記載の半導体パッケージ。
  3. 【請求項３】 端子が各段差部に複数列に配列されてい
    る請求項１記載の半導体パッケージ。
  4. 【請求項４】 段差部が複数の基板を重ね合わすことに
    より形成されている請求項１記載の半導体パッケージ。
  5. 【請求項５】 段差部が一体的に形成されている請求項
    １記載の半導体パッケージ。
  6. 【請求項６】 積層された配線基板に段差部が階段状に
    設けられた凹部を有する、半導体パッケージの実装基板
    であって、前記各段差部の、前記半導体パッケージの各
    端子に対向する位置に導電パッドが配置されている請求
    項１記載の半導体パッケージ用の実装基板。
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