KR20090121011A - 필름 기판을 이용한 적층 반도체 패키지 및 그 제조방법 - Google Patents

필름 기판을 이용한 적층 반도체 패키지 및 그 제조방법 Download PDF

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KR20090121011A
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Abstract

적층 반도체 패키지를 제공한다. 본 발명은 중앙 부분에 형성된 도전성 홀 패턴들과, 도전성 홀 패턴들과 외측으로 연결된 도전성 연결 패턴들과, 도전성 연결 패턴들과 연결된 도전성 리드들을 포함하는 필름 기판과, 배선 기판의 하면에 볼 랜드들이 형성되어 있고 하부 봉지재의 내부에는 하부 반도체 칩을 포함하고, 볼 랜드들이 도전성 홀 패턴들에 위치하도록 적층되는 반도체 패키지와, 반도체 패키지의 하부 봉지재의 표면에 적층된 상부 반도체 칩과, 상부 반도체 칩과 필름 기판의 도전성 리드들을 연결하는 상부 본딩 와이어와, 도전성 홀 패턴들 내의 볼 랜드 상에 형성된 접속 단자들과, 필름 기판 상에서 반도체 패키지, 상부 반도체 칩들, 도전성 리드들 및 상부 본딩 와이어들을 밀봉하는 상부 봉지재를 포함하여 이루어진다.

Description

필름 기판을 이용한 적층 반도체 패키지 및 그 제조방법{Stacked semiconductor package having film substrate and fabrication method thereof}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 필름 기판을 이용한 적층 반도체 패키지 및 그 제조방법에 관한 것이다.
오늘날 반도체 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 반도체 칩을 저렴하게 제조하는 것이다. 이와 같은 반도체 칩의 설계의 목표 달성을 가능하게 하는 중요한 기술중의 하나가 패키지 기술이다.
최근에, 모바일 기기 등에 적용하기 위해 로직 반도체 패키지와 메모리 반도체 패키지와 같은 이종의 반도체 패키지들을 하나의 반도체 패키지에 구현하는 적층 반도체 패키지가 개발되고 있다. 이러한 적층 반도체 패키지는 하부 패키지 상에 단순하게 상부 패키지를 적층하는 POP(package on package)형 적층 반도체 패키지 및 하나의 반도체 패키지 내에 다른 반도체 패키지를 넣는 PIP(package in package)형 적층 반도체 패키지로 대별할 수 있다.
그런데, 위와 같은 POP(package on package)형 적층 반도체 패키지나 PIP(package in package)형 적층 반도체 패키지는 상부 배선 기판 및 하부 배선 기판을 모두 포함하여 두께가 두꺼운 단점이 있다. 또한, 상술한 POP(package on package)형 적층 반도체 패키지는 상하부 배선 기판을 결합하는 솔더볼을 구비하기 때문에 두께가 더 두꺼워 사용자가 사용할 때 문제가 있고, 솔더볼의 신뢰성 또한 낮은 단점이 있다. 또한, PIP(package in package)형 적층 반도체 패키지는 상하부 반도체 패키지를 별도 제작하여 상부 반도체 패키지와 하부 반도체 패키지를 본딩 와이어로 연결하고 몰딩하기 때문에 제조 공정이 복잡한 단점이 있다.
본 발명이 해결하고자 하는 과제는 상술한 문제점을 해결하기 위하여 창안한 것으로써, 필름 기판을 이용하여 상술한 상부 반도체 패키지의 상부 배선 기판을 생략하고 상하부 반도체 패키지간을 결합하는 솔더볼을 생략함으로써 낮은 두께로 신뢰성 있게 고밀도로 다양한 기능을 수행하는 적층 반도체 패키지를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 과제는 상술한 적층 반도체 패키지를 단순한 공정으로 제조하는 제조방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 적층 반도체 패키지는 중앙 부분에 형성된 도전성 홀 패턴들과, 도전성 홀 패턴들과 외측으로 연결된 도전성 연결 패턴들과, 도전성 연결 패턴들과 연결된 도전성 리드들을 포함하는 필름 기판과, 배선 기판의 하면에 볼 랜드들이 형성되어 있고 하부 봉지재의 내부에는 하부 반도체 칩을 포함하고, 볼 랜드들이 도전성 홀 패턴들에 위치하도록 적층되는 반도체 패키지와, 반도체 패키지의 하부 봉지재의 표면에 적층된 상부 반도체 칩과, 상부 반도체 칩과 필름 기판의 도전성 리드들을 연결하는 상부 본딩 와이어들과, 도전성 홀 패턴들 내의 볼 랜드들 상에 형성된 접속 단자들과, 필름 기판 상에서 반도체 패키지, 상부 반도체 칩, 도전성 리드들 및 상부 본딩 와이어들을 밀봉하는 상부 봉지재를 포함하여 이루어진다.
도전성 홀 패턴들은 필름 기판의 중앙 부분에 매트릭스 형태로 복수개 형성되어 있을 수 있다. 도전성 홀 패턴은 필름 기판을 관통하는 홀과, 홀 내벽에 형성된 도전층을 포함하여 이루어질 수 있다. 필름 기판은 구부려서 반도체 패키지의 양측벽 및 표면에 형성되고 도전성 리드들은 반도체 패키지의 하부 봉지재 표면에 형성되고, 반도체 패키지의 하부 봉지재의 표면에 형성된 도전성 리드들과 상부 본딩 와이어는 서로 연결되게 할 수 있다. 반도체 패키지는 배선 기판, 배선 기판 상에 형성된 하부 반도체 칩, 하부 반도체 칩과 배선 기판을 연결하는 하부 본딩 와이어들 및 하부 반도체 칩 및 하부 본딩 와이어들을 밀봉하는 하부 봉지재를 포함하여 이루어질 수 있다.
상술한 다른 과제를 해결하기 위하여, 본 발명의 적층 반도체 패키지의 제조방법은 중앙 부분에 형성된 도전성 홀 패턴들과, 도전성 홀 패턴들과 외측으로 연결된 도전성 연결 패턴들과, 도전성 연결 패턴들과 연결된 도전성 리드들을 포함하는 필름 기판을 준비한다. 배선 기판의 하면에 볼 랜드들이 형성되어 있고 하부 봉지재의 내부에는 하부 반도체 칩을 포함하는 반도체 패키지를 볼 랜드들이 도전성 홀 패턴들에 위치하도록 적층시킨다. 반도체 패키지의 하부 봉지재의 표면에 상부 반도체 칩들을 적층한다. 상부 반도체 칩과 필름 기판의 도전성 리드들을 상부 본딩 와이어들로 본딩한다. 도전성 홀 패턴들 내의 볼 랜드들 상에 접속 단자들을 형성한다. 필름 기판 상에서 상기 반도체 패키지, 상부 반도체 칩들, 도전성 리드들 및 상부 본딩 와이어들을 밀봉하는 상부 봉지재를 형성한다.
도전성 홀 패턴들은 상기 필름 기판의 중앙 부분에 매트릭스 형태로 형성되 어 있을 수 있고, 상기 도전성 홀 패턴들 각각은 필름 기판을 관통하는 홀을 형성하고, 홀 내벽에 도전층을 형성하여 얻어질 수 있다. 반도체 패키지를 적층한 후, 필름 기판의 양측부를 구부려서 반도체 패키지의 양측벽 및 표면에 도전성 리드를 위치시키고, 반도체 패키지의 하부 봉지재의 표면에 형성된 도전성 리드와 상기 상부 본딩 와이어를 연결할 수 있다.
필름 기판을 스트링 형태로 준비하고, 상부 봉지재 형성 후에 스트링 형태의 필름 기판을 개별적으로 분리할 수 있다. 반도체 패키지는 배선 기판, 배선 기판 상에 형성된 하부 반도체 칩, 하부 반도체 칩과 배선 기판을 연결하는 하부 본딩 와이어들 및 하부 반도체 칩 및 하부 본딩 와이어들을 밀봉하는 하부 봉지재를 포함하여 이루어질 수 있다.
본 발명의 적층 반도체 패키지는 필름 기판을 이용하여 일반적인 상부 패키지의 상부 배선 기판을 구비하지 않고 상하부 반도체 패키지간을 결합하는 솔더볼도 구비하지 않게 구성한다. 따라서, 본 발명의 적층 반도체 패키지는 낮은 두께로 신뢰성 있게 고밀도로 반도체 칩들을 적층하고 다양한 기능을 수행할 수 있다.
본 발명의 적층 반도체 패키지는 필름 기판을 이용하여 하부 반도체 칩을 포함하는 반도체 패키지의 하면에 위치하는 볼 패드와 상부 반도체 칩을 연결한다. 즉, 본 발명의 반도체 패키지는 필름 기판 상에 반도체 패키지를 적층하고, 반도체 패키지의 봉지재 상에 상부 반도체 칩을 적층하고, 상부 반도체 칩과 하부의 반도 체 패키지를 구성하는 배선 기판의 배면에 형성된 볼 패드를 필름 기판 상의 도전성 연결 패턴, 도전성 리드 및 상부 본딩 와이어를 이용하여 연결한다.
이와 같이, 본 발명의 적층 반도체 패키지는 일반적인 상부 배선 기판을 구비하지 않고, 상하부 패키지간을 결합하는 솔더볼(접속 단자)을 구비하지 않게 구성한다. 따라서, 본 발명의 적층 반도체 패키지는 낮은 두께로 신뢰성 있게 고밀도로 다양한 기능을 수행할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
제1 실시예
도 1 내지 도 7은 본 발명의 제1 실시예에 의한 적층 반도체 패키지의 제조방법 및 이에 의한 적층 반도체 패키지를 설명하기 위하여 도시한 도면들이다.
구체적으로, 도 1, 3, 4, 5, 6, 7은 적층 반도체 패키지의 제조방법의 단면도를 나타내며, 도 2는 필름 기판의 평면도를 나타낸다. 특히, 도 7은 본 발명의 상부 반도체 칩과 하부에 위치하는 반도체 패키지간의 연결 관계를 설명하기 위하여 확대하여 도시한 도면이다.
먼저, 도 1, 도 2 및 도 7을 참조하면, 스트링 형태의 필름 기판(10) 상에 서로 이격되도록 평면적으로 반도체 패키지들(28)을 적층한다. 스트링 형태의 필름 기판(10)은 편의상 3개의 개별 필름 기판(10a, 10b, 10c)으로 구성되어 있다. 이에 따라, 개별 필름 기판(10a, 10b, 10c)에 각각 반도체 패키지(28)를 적층한다. 필름 기판(10)은 도전성 홀 패턴들(12)이 형성되어 있고, 도전성 홀 패턴들(12)은 외측으로 도전성 연결 패턴들(14)로 연결되고, 도전성 연결 패턴들(14)은 도전성 리드들(16)과 연결되어 있다.
도전성 홀 패턴들(12)은 필름 기판(10)의 중앙 부분에 매트릭스 형태로 복수개 형성되어 있다. 하나의 도전성 홀 패턴(12)은 도 1, 도 2 및 도 7에 도시한 바와 같이 필름 기판(10)을 관통하는 홀(9)과, 홀(9) 내벽에 형성된 도전층(11)을 포함하여 이루어진다. 도전성 홀 패턴들(12) 내에는 후 공정에서 솔더볼로 이루어지는 접속 단자가 형성될 부분이다.
반도체 패키지(28)는 배면에 형성된 볼 패드들(18)을 갖는 배선 기판(20)과, 배선 기판(20) 상에 위치하는 하부 반도체 칩(22)과, 하부 반도체 칩(22)과 배선 기판(20)을 연결하는 하부 본딩 와이어들(24)과, 배선 기판(20) 상에서 하부 반도체 칩(22) 및 하부 본딩 와이어들(24)을 밀봉하는 하부 봉지재(26)를 포함한다. 배선 기판은 PCB 기판으로 구성한다. 하부 봉지재(26)는 에폭시 몰딩 컴파운드(epoxy molding compound)로 구성한다.
하부의 반도체 패키지(28)의 볼 패드들(18)은 필름 기판(10)의 도전성 홀 패턴들(12) 상에 위치하도록 적층한다. 이렇게 하여야만, 후 공정에서 볼 패드들(18) 과 상부 반도체 칩(도 3 내지 도 7의 34)을 상부 본딩 와이어들(도 3 내지 7의 36), 도전성 연결 패턴들(14) 및 접속 단자들(도 5 내지 7의 40)을 이용하여 연결할 수 있다.
도 3을 참조하면, 반도체 패키지들(28)의 하부 봉지재(26) 상에 상부 반도체 칩들(30)을 적층한다. 상부 반도체 칩들(30)은 복수개의 칩들로 구성될 수 있으며, 동종의 칩일 수 도 있고, 이종의 칩일 수도 있다. 예컨대, 상부 반도체 칩들(30)은 크기가 큰 제1 반도체 칩(34)과, 제1 반도체 칩(34) 상에 크기가 작은 제2 반도체 칩(32)으로 구성될 수 있다. 물론, 상부 반도체 칩들(30)의 크기나 종류는 다양하게 변경시킬 수 있다.
이어서, 상부 반도체 칩들(30)과 필름 기판(10)의 도전성 리드들(16)을 상부 본딩 와이어들(36)로 전기적으로 연결한다. 본 발명은 종래의 적층 반도체 패키지에서 이용하는 상부 배선 기판을 구비하지 않고 반도체 패키지(28)의 하부 봉지재(26) 상에 바로 상부 반도체 칩들(34)을 바로 적층하기 때문에, 상부 본딩 와이어(36)의 길이를 짧게 구성할 수 있다.
도 4를 참조하면, 스트링 형태의 필름 기판(10) 상에 적층된 반도체 패키지들(28), 상부 반도체 칩들(34) 및 상부 본딩 와이어들(36)을 피복하도록 상부 봉지재(38)를 형성한다. 상부 봉지재(28)도 하부 봉지재(26)와 동일한 물질로 형성한다.
도 5 및 도 7을 참조하면, 필름 기판(10)의 도전성 홀 패턴들(12) 내의 볼 패드들(18) 상에 솔더볼로 이루어지는 접속 단자들(40)을 형성한다. 이렇게 되면, 도 7에 도시한 바와 같이 상부의 반도체 칩들(34)과 배선 기판(20)의 볼 패드들(18)이 필름 기판(10) 상의 도전성 연결 패턴들(14), 도전성 리드들(16) 및 상부 본딩 와이어들(36)을 이용하여 연결된다. 물론, 볼 패드들(18) 상의 도전성 홀 패턴들(12) 내에 접속 단자들(40)이 형성되기 때문에, 접속 단자들(40)로 인하여 볼 패드들(18)과 필름 기판(10)의 도전성 홀 패턴들(12)간의 접속이 보다 더 잘 이루어질 수 있다.
도 6을 참조하면, 스트링 형태의 개별 필름 기판(10a, 10b, 10c) 상에 각각 적층된 반도체 패키지들(28), 상부 반도체 칩들(34), 상부 본딩 와이어들(36) 및 상부 봉지재들(38)을 개별 필름 기판(10a, 10b, 10c) 별로 분리하여 반도체 적층 패키지(42)를 완성한다.
제2 실시예
도 8 내지 도 15는 본 발명의 제2 실시예에 의한 적층 반도체 패키지의 제조방법 및 이에 의한 적층 반도체 패키지를 설명하기 위하여 도시한 도면들이다.
구체적으로, 본 발명의 제2 실시예에 의한 적층 반도체 패키지는 하부 위치하는 반도체 패키지의 양측벽 및 표면에 필름 기판을 구부려서 위치시키고, 반도체 패키지의 표면에 형성된 도전성 리드들과 상부 본딩 와이어들을 연결하는 것을 제외하고는 제1 실시예와 동일하다.
도 10 내지 15는 적층 반도체 패키지의 제조방법의 단면도를 나타내며, 도 8은 필름 기판의 평면도를 나타내고, 도 9는 필름 기판 상에 반도체 패키지가 적층 된 상태를 모식적으로 나타낸다. 특히, 도 15는 본 발명의 상부 반도체 칩과 하부에 위치하는 반도체 패키지간의 연결 관계를 설명하기 위하여 확대하여 도시한 도면이다.
먼저, 도 8, 도 9 및 도 15를 참조하면, 개별적으로 분리된 형태의 필름 기판(10a, 10b, 10c: 10) 상에 각각 반도체 패키지들(28)을 적층한다. 개별적으로 분리된 필름 기판(10)은 편의상 3개의 개별 필름 기판(10a, 10b, 10c)만 도시한다. 이하에서는, 개별적으로 분리된 필름 기판의 참조번호 10으로 통칭한다. 앞서 제1 실시예에서 설명한 바와 같이 필름 기판(10)은 도전성 홀 패턴들(12)이 형성되어 있고, 도전성 홀 패턴들(12)은 외측으로 도전성 연결 패턴들(14)로 연결되고, 도전성 연결 패턴들(14)은 도전성 리드들(16)과 연결되어 있다.
도전성 홀 패턴들(12)은 필름 기판(10)의 중앙 부분에 매트릭스 형태로 복수개 형성되어 있다. 도전성 홀 패턴들(12)은 도 8, 도 9 및 도 15에 도시한 바와 같이 필름 기판(10)을 관통하는 홀(9)과, 홀(9) 내벽에 형성된 도전층(11)을 포함하여 이루어진다. 도전성 홀 패턴들(12) 내에는 후 공정에서 솔더볼로 이루어지는 접속 단자가 형성될 부분이다.
반도체 패키지(28)는 앞서 제1 실시예에서 설명하였으므로 생략한다. 하부의 반도체 패키지(28)의 볼 패드들(18)은 도 9에서 모식적으로 도시한 바와 같이 필름 기판(10)의 도전성 홀 패턴들(12) 상에 위치하도록 적층한다. 이렇게 하여야만, 후 공정에서 볼 패드들(18)과 상부 반도체 칩들(34)을 상부 본딩 와이어들(36), 도전성 연결 패턴들(14) 및 접속 단자들(40)을 이용하여 연결할 수 있다.
도 10 및 도 11을 참조하면, 필름 기판(10)을 상측으로 구부려서 필름 기판(10)의 도전성 리드들(16)이 반도체 패키지(28)의 하부 봉지재(26)의 양측부에 위치하도록 한다. 다시 말해, 필름 기판(10)은 구부려서 반도체 패키지(28)의 양측벽 및 표면에 형성되고 도전성 리드들(16)은 반도체 패키지(28)의 하부 봉지재(26) 표면에 형성된다. 다음에, 도 11에 도시한 바와 같이 반도체 패키지들(28)을 캐리어 필름(50)에 위치시킨다.
도 12를 참조하면, 반도체 패키지(28)의 하부 봉지재(26) 상에 상부 반도체 칩(34)을 적층한다. 다음에, 반도체 패키지들(28)의 하부 봉지재(26)의 표면에 형성된 도전성 리드들(16)과 상부 반도체 칩들(34)을 상부 본딩 와이어들(36)로 전기적으로 연결한다. 본 발명은 상부의 배선 기판을 이용하지 않고 반도체 패키지들(28)의 하부 봉지재(26) 상에 바로 상부 반도체 칩들(34)을 적층하였고, 하부 봉지재(26) 표면에 도전성 리드들(16)을 형성하였기 때문에, 상부 본딩 와이어(36)의 길이는 제1 실시예보다 더욱 짧게 구성할 수 있다.
도 13을 참조하면, 캐리어 필름(50) 상에 적층된 반도체 패키지들(28), 상부 반도체 칩들(34), 상부 본딩 와이어들(36)을 피복하도록 상부 봉지재(38)를 형성한다. 상부 봉지재(28)도 하부 봉지재(26)와 동일한 물질로 형성한다. 이어서, 캐리어 필름(50)을 제거한다. 필요에 따라 상부 봉지재(38)의 형성은 캐리어(50) 필름 제거후에도 형성할 수 도 있다.
도 14 및 도 15를 참조하면, 필름 기판(10)의 도전성 홀 패턴들(12) 내의 볼 패드들(18) 상에 솔더볼로 이루어지는 접속 단자들(40)을 형성한다. 이렇게 되면, 도 15에 도시한 바와 같이 상부 반도체 칩들(34)과 배선 기판(20)의 볼 패드들(18)이 필름 기판(10) 상의 도전성 연결 패턴들(14), 하부 봉지재(26) 상의 도전성 리드들(16) 및 상부 본딩 와이어들(36)을 이용하여 연결된다. 물론, 볼 패드들(18) 상의 도전성 홀 패턴들(12) 내에 접속 단자(40)가 형성되기 때문에, 접속 단자들(40)로 인하여 볼 패드들(18)과 필름 기판(10)의 도전성 홀 패턴들(12)간의 접속이 보다 더 잘 이루어질 수 있다.
도 1 내지 도 7은 본 발명의 제1 실시예에 의한 적층 반도체 패키지의 제조방법 및 이에 의한 적층 반도체 패키지를 설명하기 위하여 도시한 도면들이다.
도 8 내지 도 15는 본 발명의 제2 실시예에 의한 적층 반도체 패키지의 제조방법 및 이에 의한 적층 반도체 패키지를 설명하기 위하여 도시한 도면들이다.

Claims (10)

  1. 중앙 부분에 형성된 도전성 홀 패턴들과, 상기 도전성 홀 패턴들과 외측으로 연결된 도전성 연결 패턴들과, 상기 도전성 연결 패턴들과 연결된 도전성 리드들을 포함하는 필름 기판;
    배선 기판의 하면에 볼 랜드들이 형성되어 있고 하부 봉지재의 내부에는 하부 반도체 칩을 포함하고, 상기 볼 랜드들이 상기 도전성 홀 패턴들에 위치하도록 적층되는 반도체 패키지;
    상기 반도체 패키지의 하부 봉지재의 표면에 적층된 상부 반도체 칩들;
    상기 상부 반도체 칩들과 상기 필름 기판의 도전성 리드들을 연결하는 상부 본딩 와이어들;
    상기 도전성 홀 패턴들 내의 상기 볼 랜드들 상에 형성된 접속 단자들; 및
    상기 필름 기판 상에서 상기 반도체 패키지, 상기 상부 반도체 칩들, 상기 도전성 리드들 및 상기 상부 본딩 와이어들을 밀봉하는 상부 봉지재를 포함하여 이루어지는 것을 특징으로 하는 적층 반도체 패키지.
  2. 제1항에 있어서, 상기 도전성 홀 패턴들은 상기 필름 기판의 중앙 부분에 매트릭스 형태로 복수개 형성되어 있는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서, 상기 도전성 홀 패턴은 상기 필름 기판을 관통하는 홀과, 상기 홀 내벽에 형성된 도전층을 포함하여 이루어지는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서, 상기 필름 기판은 구부려서 상기 반도체 패키지의 양측벽 및 표면에 형성되고 상기 도전성 리드들은 상기 반도체 패키지의 하부 봉지재 표면에 형성되고, 상기 반도체 패키지의 하부 봉지재의 표면에 형성된 상기 도전성 리드들과 상기 상부 본딩 와이어들은 서로 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서, 상기 반도체 패키지는 상기 배선 기판, 상기 배선 기판 상에 형성된 하부 반도체 칩, 상기 하부 반도체 칩과 배선 기판을 연결하는 하부 본딩 와이어들 및 상기 하부 반도체 칩 및 하부 본딩 와이어들을 밀봉하는 하부 봉지재를 포함하여 이루어지는 것을 특징으로 하는 적층 반도체 패키지.
  6. 중앙 부분에 형성된 도전성 홀 패턴들과 상기 도전성 홀 패턴들과 외측으로 연결된 도전성 연결 패턴들과, 상기 도전성 연결 패턴들과 연결된 도전성 리드들을 포함하는 필름 기판을 준비하는 단계;
    배선 기판의 하면에 볼 랜드들이 형성되어 있고 하부 봉지재의 내부에는 하부 반도체 칩을 포함하는 반도체 패키지를 상기 볼 랜드들이 상기 도전성 홀 패턴들에 위치하도록 적층시키는 단계;
    상기 반도체 패키지의 하부 봉지재의 표면에 상부 반도체 칩들을 적층하는 단계;
    상기 상부 반도체 칩들과 상기 필름 기판의 도전성 리드들을 상부 본딩 와이어들로 본딩하는 단계;
    상기 도전성 홀 패턴들 내의 상기 볼 랜드 상에 접속 단자들을 형성하는 단계; 및
    상기 필름 기판 상에서 상기 반도체 패키지, 상기 상부 반도체 칩들, 상기 도전성 리드들 및 상기 상부 본딩 와이어들을 밀봉하는 상부 봉지재를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  7. 제6항에 있어서, 상기 도전성 홀 패턴들은 상기 필름 기판의 중앙 부분에 매트릭스 형태로 형성되고, 상기 도전성 홀 패턴 각각은 상기 필름 기판을 관통하는 홀을 형성하고, 상기 홀 내벽에 도전층을 형성하여 얻어지는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  8. 제6항에 있어서, 상기 반도체 패키지를 적층한 후, 상기 필름 기판의 양측부를 구부려서 상기 반도체 패키지의 양측벽 및 표면에 상기 도전성 리드들을 위치시키고, 상기 반도체 패키지의 하부 봉지재의 표면에 형성된 상기 도전성 리드들과 상기 상부 본딩 와이어들을 연결하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  9. 제6항에 있어서, 상기 필름 기판은 스트링 형태로 준비하고, 상기 상부 봉지재 형성 후에 상기 스트링 형태의 필름 기판을 개별적으로 분리하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  10. 제6항에 있어서, 상기 반도체 패키지는 상기 배선 기판, 상기 배선 기판 상에 형성된 하부 반도체 칩, 상기 하부 반도체 칩과 배선 기판을 연결하는 하부 본딩 와이어들 및 상기 하부 반도체 칩 및 본딩 와이어들을 밀봉하는 하부 봉지재를 포함하여 이루어지는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
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KR101698292B1 (ko) * 2016-01-05 2017-01-19 앰코 테크놀로지 코리아 주식회사 반도체 모듈

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