JPS62123744A - 半導体装置 - Google Patents

半導体装置

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JPS62123744A
JPS62123744A JP60264326A JP26432685A JPS62123744A JP S62123744 A JPS62123744 A JP S62123744A JP 60264326 A JP60264326 A JP 60264326A JP 26432685 A JP26432685 A JP 26432685A JP S62123744 A JPS62123744 A JP S62123744A
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JP
Japan
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package
electrodes
layer pattern
semiconductor chip
back surface
Prior art date
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Pending
Application number
JP60264326A
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English (en)
Inventor
Kazuyoshi Nasu
那須　一喜
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS62123744A publication Critical patent/JPS62123744A/ja
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に、半導体チップを搭載するパ
ッケージに関する。
〔従来の技術〕
半導体チップを搭載する従来のパッケージは、第４図に
示されているように、パッケージ１の裏面に設けられた
電極２を配し、パッケージ１の表面に搭載された半導体
チップとこれら複数の電極２とをポンディングワイヤお
よびパッケージ表面に形成された一層の導体層とで接続
し、モニタ端子もパッケージ１の裏面に配設されていた
。
〔発明の解決しようとする問題点〕
上記従来の半導体装置にあっては、一層の導体層を経て
チップと電極とを接続していたので、チップに集積され
る素子数が増加し、電極を増加させなければならなくな
ると、パッケージを大型化しなければならず、半導体装
置が大型化し、これを搭載するプリント基板も大型化す
るという問題点があった。
〔問題点を解決するだめの手段〕
本発明け、半導体チップの搭載された第１パッケージ部
と一該第１パッケージ部の裏面に環状に配列された複数
の第１電極と、前記第１パッケージ部の裏面で前記第１
電極よシ外方に環状に配列された複数の第２電極と、前
記半導体チップに電気的に接続され前記第１パッケージ
部の表面を延在し前記第１電極に接続される下層パター
ンと、前記第１パッケージ部の表面に積層された第２パ
ッケージ部と、前記半導体チップに電気的に接続され前
記第２パッケージ部の表面を延在し前記第２に極に接続
される上層パターンとを具えたことを要旨とする。
〔実施例〕
第１図は本発明の一実施例を示す側面図であり、平板型
パンケージ１１には階段状の溝が形成されており、パッ
ケージ１１の裏面には第２図に示°されているように外
周近傍に電極１２が複数形成されている。この電極１２
の内側にはさらに電極１３が形成されており、これらの
電極１２．１３は溝の底面に固着された半導体チップ１
４に電気的に接続されている。すなわち、半導体チップ
１４ノホンデイングパソドにはボンディングワイヤ１５
の一端がそれぞれ接続されており、これらのボンディン
グワイヤ１５の他端は第１段の表面に露出している内部
リード１６または第２段の表面に露出している内部リー
ド１７にそれぞれ接続されている。内部リード１６は電
極１２に、内部リード１７は電極１３にそれぞれ接続さ
れているので半導体チップ１４の各ポンディングバンド
は電極１２または工３に電気的に接続されることになる
。１８は内部リード１６また１７に接続されるモニタ端
子であり、半導体装置をプリント板に実装した後にその
電気的特性をモニタするために便用されている。
〔効果〕
以上説明したように、上層パターンと下層パターンとを
設けたのでパッケージの裏面に二重に電極を配設するこ
とができるようになり、集積度の向上により半導体チッ
プに形成されるパッドが増加してもパッケージを大型化
する必要がなくなう、プリント基板等への実装面積も増
加しないという効果が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図は一実
施例の裏面図、第３図は一実施例の平面図、第４図は従
来例の裏面図である。 １１・・・・・・パッケージ、 １２・・・・・・第２電極、 ］３・・・・・・第１電極、 １４・・・・・・半導体チップ、 １６・・・・・・下層パターン、 １７・・・・・・上層パターン。 代理人　弁理士　　内　原　　　音　　　゛第２　図 Ｉ３°茅１電そ 第１　回

Claims (1)

    【特許請求の範囲】
  1. 半導体チップの搭載された第１パッケージ部と一該第１
    パッケージ部の裏面に環状に配列された複数の第１電極
    と、前記第１パッケージ部の裏面で第１電極より外方に
    環状に配列された複数の第２電極と、前記半導体チップ
    に電気的に接続され前記第１パッケージ部の表面を延在
    し前記第１電極に接続される下層パターンと、前記第１
    パッケージ部の表面に積層された第２パッケージ部と、
    前記半導体チップに電気的に接続され前記第２パッケー
    ジ部の表面を延在し前記第２電極に接続される上層パタ
    ーンとを具えたことを特徴とする半導体装置。
JP60264326A 1985-11-22 1985-11-22 半導体装置 Pending JPS62123744A (ja)

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