JPH039541A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH039541A JPH039541A JP1143140A JP14314089A JPH039541A JP H039541 A JPH039541 A JP H039541A JP 1143140 A JP1143140 A JP 1143140A JP 14314089 A JP14314089 A JP 14314089A JP H039541 A JPH039541 A JP H039541A
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- film
- lead
- test
- semiconductor chip
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
る。
第１図（ａ）乃至（Ｃ）は本発明の第一の実施例を示す
。
。
フィルム２両端にフィルム送り用穴６０と中央部に半導
体チップ実装用穴５をそれぞれ設け、全面に接管材を介
して銅箔を張り（あるいはスパッタ法を用いて銅を堆積
し）導電膜を形成する。次にこの導電膜上にマスクを形
成し、導電膜をエツチングすることにより半導体チップ
実装用穴５および周囲に一端が穴内に突出する内部リー
ド２６とこれと一体で外方に拡がる外部リード４２から
なる配線パターンを備えたフィルムキャリアを形成する
。図で破線５１．５２はフィルム２から第一のフィルム
部３１．第二のフィルム部３２を切り出す位置を示して
いる（同図（ａ））。
体チップ実装用穴５をそれぞれ設け、全面に接管材を介
して銅箔を張り（あるいはスパッタ法を用いて銅を堆積
し）導電膜を形成する。次にこの導電膜上にマスクを形
成し、導電膜をエツチングすることにより半導体チップ
実装用穴５および周囲に一端が穴内に突出する内部リー
ド２６とこれと一体で外方に拡がる外部リード４２から
なる配線パターンを備えたフィルムキャリアを形成する
。図で破線５１．５２はフィルム２から第一のフィルム
部３１．第二のフィルム部３２を切り出す位置を示して
いる（同図（ａ））。
次にフィルムキャリアの穴５に半導体チップ１を実装し
た後同図（ａ）の破線５１部分を切断し、半導体チップ
１、内部リード２６及び第一のフィルム部３１からなる
第一の部体と外部リード４２及び第二のフィルム部３２
からなる第二の部体とに分離形成する。
た後同図（ａ）の破線５１部分を切断し、半導体チップ
１、内部リード２６及び第一のフィルム部３１からなる
第一の部体と外部リード４２及び第二のフィルム部３２
からなる第二の部体とに分離形成する。
しかる後、同図（ｂ） 、（ｃ）に示すように、この第
一の部体の外側を囲むような大きさの枠状のプラスチッ
ク製キャリア２２上に第一の部体を実装し、キャリア２
２上に設けたテストパッド（テスト電極）２１と、内部
リード２１とを熱圧着法等を用いて接線する。次にこの
テストパッド２１にテストビン６１を接触し、導電性テ
スト等の電気的試験を行なう。同図（ｃ）に示すように
半導体チップ１は金等からなるバンブ１１によって配線
リードパターンの内部リード２６と接続されている。
一の部体の外側を囲むような大きさの枠状のプラスチッ
ク製キャリア２２上に第一の部体を実装し、キャリア２
２上に設けたテストパッド（テスト電極）２１と、内部
リード２１とを熱圧着法等を用いて接線する。次にこの
テストパッド２１にテストビン６１を接触し、導電性テ
スト等の電気的試験を行なう。同図（ｃ）に示すように
半導体チップ１は金等からなるバンブ１１によって配線
リードパターンの内部リード２６と接続されている。
次に同図（ｄ）に示すようにキャリア２２に実装した第
一の部体上に第二の部体を配置し配線リードパターンの
外部リード４２とテストパッド２１を熱圧着法等を用い
て接続する。
一の部体上に第二の部体を配置し配線リードパターンの
外部リード４２とテストパッド２１を熱圧着法等を用い
て接続する。
次に同図（ｅ）に示すように例えば外部リード３２を折
りまげ、キャリア２２ごとリード線を備えた基板１００
へ実装する。
りまげ、キャリア２２ごとリード線を備えた基板１００
へ実装する。
なお図示しないが半導体チップ１は樹脂等によって気密
封着されている。
封着されている。
本実施例を用いた半導体装置の製造方法は第１図（ａ）
に示すようにフィルム上のテストパッドを排除し、フィ
ルム２上の内部リード２６、外部リード４２等の配線リ
ードパターン形成領域を広くする。このため配線リード
パターン数を増加し、ＩＣ装置ビン数を増やすことがで
きる。また配線リードパターン形成領域が広がり、外部
リード４２のピッチを広げることができるので基板への
実装が容易に行なえる。また第１図（ｅ）に示すように
キャリア２２上のテストパッド２１を用いて実装前の電
気的試験を行なうため、フィルムベース２の剛性不足に
よるテストパッド２１とテストビン３１の接触不良を防
止することができる。さらに半導体装置の基板への実装
はキャリア２２を装着したまま行なうので実装が容易で
ある。
に示すようにフィルム上のテストパッドを排除し、フィ
ルム２上の内部リード２６、外部リード４２等の配線リ
ードパターン形成領域を広くする。このため配線リード
パターン数を増加し、ＩＣ装置ビン数を増やすことがで
きる。また配線リードパターン形成領域が広がり、外部
リード４２のピッチを広げることができるので基板への
実装が容易に行なえる。また第１図（ｅ）に示すように
キャリア２２上のテストパッド２１を用いて実装前の電
気的試験を行なうため、フィルムベース２の剛性不足に
よるテストパッド２１とテストビン３１の接触不良を防
止することができる。さらに半導体装置の基板への実装
はキャリア２２を装着したまま行なうので実装が容易で
ある。
次に本発明を用いた第２の実施例を第２図を用いて説明
する。第１の実施例と同一の構成のものは同一の符号を
付け、説明を省略する。
する。第１の実施例と同一の構成のものは同一の符号を
付け、説明を省略する。
この実施例では、電気的試験までは第１の実施例と同一
であるが、電気的試験後、内部リード２６とテストパッ
ド２１を分離し、キャリア２２を第一の部体から取り除
いた後、第一の部体の内部リード２６と第二の部体の外
部リード４２を接続する。
であるが、電気的試験後、内部リード２６とテストパッ
ド２１を分離し、キャリア２２を第一の部体から取り除
いた後、第一の部体の内部リード２６と第二の部体の外
部リード４２を接続する。
この後第１の実施例と同様に基板１０１への実装を行な
う。
う。
本実施例を用いると外部リード４２形成の自由度が向上
するため外部リード４２のピッチを広げることができる
。このため高精度の実施能力を有しなくとも容易に基板
へ半導体装置を実装することができる。また基板への実
装の際にキャリア２２が防げとなることがない。
するため外部リード４２のピッチを広げることができる
。このため高精度の実施能力を有しなくとも容易に基板
へ半導体装置を実装することができる。また基板への実
装の際にキャリア２２が防げとなることがない。
［発明の効果］
以上詳述してきたように、本発明を用いるとフィルム上
の配線パターン形成領域を広げることができ、外部リー
ドのピッチを広げることができる。またフィルムの剛性
不足による接触不良を防止することができる。
の配線パターン形成領域を広げることができ、外部リー
ドのピッチを広げることができる。またフィルムの剛性
不足による接触不良を防止することができる。
第１図（ａ）乃至（ｅ）は本発明の第１の実施例をｌま
示す図、第２図本発明の第２の実施例を示す図、△
第３図（ａ）（１＋）は従来の半導体装置を示す図であ
る。 １．１０１・・・半導体チップ ２．１０２・・・フィルム ５・・・半導体チップ実装用穴 ２１．１０４・・・テスト電極（テストパッド）２２・
・・キャリア ２６・・・内部リード３１・・・
第一のフィルム部 ３２・・・第二のフィルム部 ４２・・・外部リード 茅 １ 区 （＃）） 賽 閃 第 囚 （Ｃ） 寥 区 （ｅ） 茅 囚 （久） 茅 （１））
る。 １．１０１・・・半導体チップ ２．１０２・・・フィルム ５・・・半導体チップ実装用穴 ２１．１０４・・・テスト電極（テストパッド）２２・
・・キャリア ２６・・・内部リード３１・・・
第一のフィルム部 ３２・・・第二のフィルム部 ４２・・・外部リード 茅 １ 区 （＃）） 賽 閃 第 囚 （Ｃ） 寥 区 （ｅ） 茅 囚 （久） 茅 （１））
Claims (2)
- （１）フィルムの中央部に半導体チップ実装用穴を設け
る工程と、 前記穴周辺のフィルム上に、一端が穴内に突出する内部
リードとこれと一体で外方に延在する外部リードとから
なる配線リードパターンを形成する工程と、 前記半導体チップ実装用穴に半導体チップを備え前記半
導体チップと前記内部リードの一端をそれぞれ接続する
工程と、 前記配線リードパターンと前記フィルムを切断し、前記
配線リードパターンの内部リード、前記フィルムの第一
のフィルム部および半導体チップからなる第一の部体と
前記配線リードパターンの外部リードおよび第二のフィ
ルムからなる第二の部体とに分離形成する工程と、 前記第一の部体を枠状のキャリア上に載置し、内部リー
ドの他端とキャリア上に設けられたテスト電極とをそれ
ぞれ電気的接続する工程と、前記テスト電極を用いて電
気的試験を行なう工程と、 しかる後、前記テスト電極と前記第二の部体の外部リー
ドの一端を電気的接続し前記キャリア付き第一の部体と
前記第二の部体とを一体化する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - （２）フィルムの中央部に半導体チップ実装用穴を設け
る工程と、 前記穴周辺のフィルム上に、一端が穴内に突出する内部
リードとこれと一体で外方に延在する外部リードとから
なる配線リードパターンを形成する工程と、 前記半導体チップ実装用穴に半導体チップを備え前記半
導体チップと前記内部リードの一端をそれぞれ接続する
工程と、 前記配線リードパターンと前記フィルムを切断し、前記
配線パターンの内部リード、前記プールムの第一のフィ
ルム部および半導体チップからなる第一の部体と前記配
線リードパターンの外部リードおよび第二のフィルム部
からなる第二の部体とに分離形成する工程と、 前記第一の部体を枠状にキャリア上に載置し内部リード
の他端とキャリア上に設けられたテスト電極とをそれぞ
れ電気的に接続する工程と、前記テスト電極を用いて電
気的試験を行なう工程と、 前記内部リードの他端と前記テスト電極を分離する工程
と、 前記第一の部体の内部リードの他端と前記第二の部体の
外部リードの一端をそれぞれ電気的接続する工程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143140A JPH039541A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143140A JPH039541A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH039541A true JPH039541A (ja) | 1991-01-17 |
Family
ID=15331863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143140A Pending JPH039541A (ja) | 1989-06-07 | 1989-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022327A (ja) * | 1996-07-04 | 1998-01-23 | Nec Corp | Ｔａｂテープ半導体装置 |
| KR100752221B1 (ko) * | 2001-07-09 | 2007-08-28 | 앰코 테크놀로지 코리아 주식회사 | 와이어 본딩상태 감지용 방열판 프레임 및 이를 이용한와이어 본딩상태 감지방법 |
-
1989
- 1989-06-07 JP JP1143140A patent/JPH039541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022327A (ja) * | 1996-07-04 | 1998-01-23 | Nec Corp | Ｔａｂテープ半導体装置 |
| KR100752221B1 (ko) * | 2001-07-09 | 2007-08-28 | 앰코 테크놀로지 코리아 주식회사 | 와이어 본딩상태 감지용 방열판 프레임 및 이를 이용한와이어 본딩상태 감지방법 |
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