JPH0387054A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0387054A JPH0387054A JP22606789A JP22606789A JPH0387054A JP H0387054 A JPH0387054 A JP H0387054A JP 22606789 A JP22606789 A JP 22606789A JP 22606789 A JP22606789 A JP 22606789A JP H0387054 A JPH0387054 A JP H0387054A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 239000011347 resin Substances 0.000 claims abstract description 9
- 229920005989 resin Polymers 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims 1
- 238000007789 sealing Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、
半導体装置に関する。
特に樹脂封止型の
従来の樹脂封止型半導体装置は、第２図に示すように、
同一平面上に設けたアイランドｌａ。
同一平面上に設けたアイランドｌａ。
１ｂとアイランドｌａ、ｌｂのそれぞれの周囲に設けた
内部リード２ａ、２ｂとを有し、アイランドｌａ、ｌｂ
のそれぞれに搭載した半導体チップ３ａ、３ｂと内部リ
ード２ａ、２ｂのそれぞれを接続して樹脂体５によりア
イランドｌａ、ｌｂ及び内部リード２ａ、２ｂを含んで
封止し、内部リード２ａ、２ｂに接続した外部リード６
ａ、６ｂを整形していた。
内部リード２ａ、２ｂとを有し、アイランドｌａ、ｌｂ
のそれぞれに搭載した半導体チップ３ａ、３ｂと内部リ
ード２ａ、２ｂのそれぞれを接続して樹脂体５によりア
イランドｌａ、ｌｂ及び内部リード２ａ、２ｂを含んで
封止し、内部リード２ａ、２ｂに接続した外部リード６
ａ、６ｂを整形していた。
上述した従来の複数個の半導体チップを同一パッケージ
内に封止する半導体装置は、同一平面上に設けたそれぞ
れのアイランド上に各半導体チップをマウントしている
ため、パッケージの寸法が大きくなり、回路基板の占有
面積が大きくなるという問題点がある。
内に封止する半導体装置は、同一平面上に設けたそれぞ
れのアイランド上に各半導体チップをマウントしている
ため、パッケージの寸法が大きくなり、回路基板の占有
面積が大きくなるという問題点がある。
本発明の半導体装置は、半導体チップを搭載した複数の
アイランドと、前記アイランドのそれぞれの周囲に配置
して前記半導体チップと電気的に接続する内部リードと
、前記アイランド及び前記アイランドの周囲に配置した
内部リードの組合せを互に隔離して複数層に配置し且つ
前記アイランド及び前記内部リードの複数の組合せを同
一パッケージ内に封止した樹脂体とを有する。
アイランドと、前記アイランドのそれぞれの周囲に配置
して前記半導体チップと電気的に接続する内部リードと
、前記アイランド及び前記アイランドの周囲に配置した
内部リードの組合せを互に隔離して複数層に配置し且つ
前記アイランド及び前記内部リードの複数の組合せを同
一パッケージ内に封止した樹脂体とを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例の一
部切欠平面図及びＡ−Ａ’線断面図並びにＢ−Ｂ’線断
面図である。
部切欠平面図及びＡ−Ａ’線断面図並びにＢ−Ｂ’線断
面図である。
半導体チップ３ａを搭載したアイランド１ａと、アイラ
ンド１ａの周囲に同一平面内で配置したリード２ａと、
半導体チップ３ｂを搭載してアイランド１ａと平行に間
隔を有して設けたアイランド１ｂと、アイランド１ｂの
周囲の同一平面内に配置したリード２ｂと、半導体チッ
プ３ａとリード２ａとの間及び半導体チップ３ｂとリー
ド２ｂとの間をそれぞれ接続するボンディング線４と、
アイランドｌａ、ｌｂ及び内部リード２ａ。
ンド１ａの周囲に同一平面内で配置したリード２ａと、
半導体チップ３ｂを搭載してアイランド１ａと平行に間
隔を有して設けたアイランド１ｂと、アイランド１ｂの
周囲の同一平面内に配置したリード２ｂと、半導体チッ
プ３ａとリード２ａとの間及び半導体チップ３ｂとリー
ド２ｂとの間をそれぞれ接続するボンディング線４と、
アイランドｌａ、ｌｂ及び内部リード２ａ。
２ｂを含めて同一パッケージ内に封止した樹脂体５と内
部リード２ａ、２ｂに接続して樹脂体５の外部に導出し
、整形した外部リード６ａ、６ｂを有して半導体装置を
構成する。
部リード２ａ、２ｂに接続して樹脂体５の外部に導出し
、整形した外部リード６ａ、６ｂを有して半導体装置を
構成する。
以上説明したように本発明は、各半導体チップをマウン
としているアイランドを上下２層にして封止することに
より、パッケージの寸法を縮減することが可能となり、
回路基板の占有面積が半導体チップを１個マウントした
半導体装置と同一にでき、実装面積を縮小して実装密度
を向上できるという効果を有する。
としているアイランドを上下２層にして封止することに
より、パッケージの寸法を縮減することが可能となり、
回路基板の占有面積が半導体チップを１個マウントした
半導体装置と同一にでき、実装面積を縮小して実装密度
を向上できるという効果を有する。
第１図（ａ）、、（ｂ）、（Ｃ）は本発明の一実施例の
切欠平面図及びＡ−Ａ’線断面図並びにＢ−Ｂ’線断面
図、第２図（ａ）、（ｂ）は従来の半導体装置の切欠平
面図及びｃ−ｃ’線断面図である。 ｌａ、ｌｂ・・・アイランド、２ａ、２ｂ・・・内部リ
ード、３ａ、３ｂ・・・半導体チップ、４・・・ボンデ
ィング線、５・・・樹脂体、６ａ、６ｂ・・・外部リー
ド。
切欠平面図及びＡ−Ａ’線断面図並びにＢ−Ｂ’線断面
図、第２図（ａ）、（ｂ）は従来の半導体装置の切欠平
面図及びｃ−ｃ’線断面図である。 ｌａ、ｌｂ・・・アイランド、２ａ、２ｂ・・・内部リ
ード、３ａ、３ｂ・・・半導体チップ、４・・・ボンデ
ィング線、５・・・樹脂体、６ａ、６ｂ・・・外部リー
ド。
Claims (1)
- 半導体チップを搭載した複数のアイランドと、前記アイ
ランドのそれぞれの周囲に配置して前記半導体チップと
電気的に接続する内部リードと、前記アイランド及び前
記アイランドの周囲に配置した内部リードの組合せを互
に隔離して複数層に配置し且つ前記アイランド及び前記
内部リードの複数の組合せを同一パッケージ内に封止し
た樹脂体とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22606789A JPH0387054A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22606789A JPH0387054A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387054A true JPH0387054A (ja) | 1991-04-11 |
Family
ID=16839291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22606789A Pending JPH0387054A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270302A (ja) * | 2007-04-16 | 2008-11-06 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008300672A (ja) * | 2007-05-31 | 2008-12-11 | Sanyo Electric Co Ltd | 半導体装置 |
-
1989
- 1989-08-30 JP JP22606789A patent/JPH0387054A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270302A (ja) * | 2007-04-16 | 2008-11-06 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008300672A (ja) * | 2007-05-31 | 2008-12-11 | Sanyo Electric Co Ltd | 半導体装置 |
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