JPH03165550A - 高実装密度型半導体装置 - Google Patents
高実装密度型半導体装置Info
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- 230000001070 adhesive effect Effects 0.000 claims description 5
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、同一パッケージ内の同一リードフレーム上に
複数個のICを収納するようにした高実装密度型半導体
装置に関するものである。
複数個のICを収納するようにした高実装密度型半導体
装置に関するものである。
[従来の技術]
ICの高性能化、高容量化には目覚しいものがあるが、
これに伴ってパッケージングにも種々の工夫がなされ、
配線の超微細化と共にチップの収納率(パッケージに占
めるチップの面積)をこれ迄の40%から80%以上に
改善する努力が続けられた。その後この収納率を更に上
昇させるため、リードフレームの構造をタブ(アイラン
ド)を有する形状からリードビン上にフィルムを貼付け
てチップを、搭載するC OL (Chip On L
ead)方式、或いはリードビンの下にフィルムを貼付
けてチップを搭載するL OG (Lead On C
hip)方式等が用いられるようになったが、現状では
更に収納率を^めるため、例えば特開昭62−7374
8号公報、或いは特開昭61−117858号公報等に
みられるように、複数個の半導体チップを纏めて同一パ
ッケージ内に実装する高密度実装方式が用いられるよう
になった。
これに伴ってパッケージングにも種々の工夫がなされ、
配線の超微細化と共にチップの収納率(パッケージに占
めるチップの面積)をこれ迄の40%から80%以上に
改善する努力が続けられた。その後この収納率を更に上
昇させるため、リードフレームの構造をタブ(アイラン
ド)を有する形状からリードビン上にフィルムを貼付け
てチップを、搭載するC OL (Chip On L
ead)方式、或いはリードビンの下にフィルムを貼付
けてチップを搭載するL OG (Lead On C
hip)方式等が用いられるようになったが、現状では
更に収納率を^めるため、例えば特開昭62−7374
8号公報、或いは特開昭61−117858号公報等に
みられるように、複数個の半導体チップを纏めて同一パ
ッケージ内に実装する高密度実装方式が用いられるよう
になった。
[発明が解決しようとする課題]
上述したようにICの実装密度を高めるため種々の改善
工夫がなされているが、ICの平面的な配置ではすでに
収納率に限界があるため、現状ではチップを立体的にマ
ウントする実装方式が検討されている。しかし、この方
式にもなお幾つかの課題が残されており、例えば上述の
特開昭62−73748号公報では各チップを背中合わ
せに取付けるため配線系がやや面倒になる恐れがあり、
又特開昭61−117858号公報の場合は同一大きさ
のチップを絶縁層に介して間隔をおいて立体的に積上げ
るためパッケージが大きくなる嫌いがある。又、両方式
ともリードが上段、下段と分離されるのでアウターリー
ドの先端部が複数列となり取付が複雑となる傾向がある
。
工夫がなされているが、ICの平面的な配置ではすでに
収納率に限界があるため、現状ではチップを立体的にマ
ウントする実装方式が検討されている。しかし、この方
式にもなお幾つかの課題が残されており、例えば上述の
特開昭62−73748号公報では各チップを背中合わ
せに取付けるため配線系がやや面倒になる恐れがあり、
又特開昭61−117858号公報の場合は同一大きさ
のチップを絶縁層に介して間隔をおいて立体的に積上げ
るためパッケージが大きくなる嫌いがある。又、両方式
ともリードが上段、下段と分離されるのでアウターリー
ドの先端部が複数列となり取付が複雑となる傾向がある
。
本発明の目的は、実装密度を向上し且つ配線が容易な高
実装密度型半導体装置を捉供することにある。
実装密度型半導体装置を捉供することにある。
[課題を解決するための手段コ
本発明は、同一パッケージ内に複数個の半導体チップを
収納して実装面積の縮少化を計る高実装密度型半導体1
2Fにおいて、下段のチップは上段のチップより平面積
が大きく且つそのN極端子がこの平面部の周辺に沿って
配置され、上段のチップはその平面部が下段チップの平
面上に絶縁性接着剤で接着されて立体的に積層され、両
チップの電極端子は個別又は共用されてベース材たるり
一ドフレームのインナーリード上に配線接続されてなる
ことを特徴としており、実装密度の向上及び配線の容易
化が得られるようにして目的の達成を計っている。
収納して実装面積の縮少化を計る高実装密度型半導体1
2Fにおいて、下段のチップは上段のチップより平面積
が大きく且つそのN極端子がこの平面部の周辺に沿って
配置され、上段のチップはその平面部が下段チップの平
面上に絶縁性接着剤で接着されて立体的に積層され、両
チップの電極端子は個別又は共用されてベース材たるり
一ドフレームのインナーリード上に配線接続されてなる
ことを特徴としており、実装密度の向上及び配線の容易
化が得られるようにして目的の達成を計っている。
[作用]
本発明の高実装密度型半導体装置では複数個のICチッ
プを同一パッケージ内に実装する場合、チップの平面積
が大、小人々異なるチップを組合拷て用い、チップが二
個の場合は平面積の大きいチップを下段に置き、その上
に平面積の小σなチップを積層して絶縁性接着剤で接着
させ、又下段チップの電極端子を平面部の周辺に沿って
配列するようにし、更にベース材たるリードフレームの
インナーリードに上記各チップの端子をボンディングワ
イヤで接続するようにしているので、実装密度の縮少が
実現できると共に、両チップの配線を行う場合、端子間
或いは端子−インナーリード間と自在に接続できるので
配線が極めて容易となる利点が得られる。
プを同一パッケージ内に実装する場合、チップの平面積
が大、小人々異なるチップを組合拷て用い、チップが二
個の場合は平面積の大きいチップを下段に置き、その上
に平面積の小σなチップを積層して絶縁性接着剤で接着
させ、又下段チップの電極端子を平面部の周辺に沿って
配列するようにし、更にベース材たるリードフレームの
インナーリードに上記各チップの端子をボンディングワ
イヤで接続するようにしているので、実装密度の縮少が
実現できると共に、両チップの配線を行う場合、端子間
或いは端子−インナーリード間と自在に接続できるので
配線が極めて容易となる利点が得られる。
[実施例]
以下、本発明の実施例について図により説明する。第1
図は本発明の高実装密度型半導体装置の一実施例を示す
斜視図である。同図において、1は半導体チップA、2
は半導体チップB、3はチップ1及びチップ2を接着す
る絶縁性接着剤、4及び5は夫々チップ1及びチップ2
の電極端子、6はインナーリード、7は電極端子4或い
は電極端子5とインナーリード6とを接続するボンディ
ングワイヤ、8はチップ1.2を搭載するベース材たる
リードフレームのアイランド部、線9はパッケージング
の位置を示し、その内部が絶縁材により封止されること
になる。
図は本発明の高実装密度型半導体装置の一実施例を示す
斜視図である。同図において、1は半導体チップA、2
は半導体チップB、3はチップ1及びチップ2を接着す
る絶縁性接着剤、4及び5は夫々チップ1及びチップ2
の電極端子、6はインナーリード、7は電極端子4或い
は電極端子5とインナーリード6とを接続するボンディ
ングワイヤ、8はチップ1.2を搭載するベース材たる
リードフレームのアイランド部、線9はパッケージング
の位置を示し、その内部が絶縁材により封止されること
になる。
この図より明らかなようにチップ1の平面積はチップ2
の平面積より大きく、電極端子4はチップ1の平面部周
辺に配列されているから、チップ2をチップ1の上に密
着させて一体化することが可能となり、収納スペースを
極めて小さくすることができる。又ボンディングする場
合は電極端子4及び5を単独に又は共用させてインナー
リード6に接続することができるので、配線を簡単且つ
整然と行うことができる。
の平面積より大きく、電極端子4はチップ1の平面部周
辺に配列されているから、チップ2をチップ1の上に密
着させて一体化することが可能となり、収納スペースを
極めて小さくすることができる。又ボンディングする場
合は電極端子4及び5を単独に又は共用させてインナー
リード6に接続することができるので、配線を簡単且つ
整然と行うことができる。
[発明の効果]
以上述べたように本発明によれば次のような効果が得ら
れる。
れる。
(1)ICチップの実装密度を向上させ、同時に配線の
容易化を実現することができる。
容易化を実現することができる。
(2)実装密度の向上、配線の容易化により製造コスト
の低減を計ることができる。
の低減を計ることができる。
(3)各チップを密着して積層させることができるので
素子の機械的強度を向上させることができる。
素子の機械的強度を向上させることができる。
第1図は本発明の高実装密度型半導体装置の一実施例を
示す斜視図である。 1.2二半導体チップ、 3:接着剤、 4.5:チップ端子、 6:インナーリード。 第 図 1.2:手鼻体+、77 3:旙4躬 4、S”r’yプS子 6:イ、ナーリード
示す斜視図である。 1.2二半導体チップ、 3:接着剤、 4.5:チップ端子、 6:インナーリード。 第 図 1.2:手鼻体+、77 3:旙4躬 4、S”r’yプS子 6:イ、ナーリード
Claims (1)
- 1、同一パッケージ内の同一リードフレーム上に複数個
の半導体チップを積層させて実装密度を向上させるよう
にした高実装密度型半導体装置において、前記半導体チ
ップのうち、下段のチップは上段のチップより平面積が
大きく且つその電極端子が該平面部の周辺に沿って配置
され、上段のチップは下段チップの前記平面上に絶縁性
接着剤で接着されて立体的に積層され、該両チップの電
極端子は夫々個別に又は共用されてベース材たるリード
フレームのインナーリード上に配線接続されてなること
を特徴とする高実装密度型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1305678A JPH03165550A (ja) | 1989-11-24 | 1989-11-24 | 高実装密度型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1305678A JPH03165550A (ja) | 1989-11-24 | 1989-11-24 | 高実装密度型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03165550A true JPH03165550A (ja) | 1991-07-17 |
Family
ID=17948040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1305678A Pending JPH03165550A (ja) | 1989-11-24 | 1989-11-24 | 高実装密度型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03165550A (ja) |
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-
1989
- 1989-11-24 JP JP1305678A patent/JPH03165550A/ja active Pending
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