JPS62142341A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS62142341A JPS62142341A JP28361885A JP28361885A JPS62142341A JP S62142341 A JPS62142341 A JP S62142341A JP 28361885 A JP28361885 A JP 28361885A JP 28361885 A JP28361885 A JP 28361885A JP S62142341 A JPS62142341 A JP S62142341A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度実装を可能にする半導体装置およびその
製造方法に関する。
製造方法に関する。
従来の技術
従来この種の半導体装置は第2図の断面構造図に示すよ
うな構成であった。例えばセラミックデュアルインライ
ンパッケージの凹部に半導体素子をダイスマウントし、
ワイヤリングしたあと凹部をセラミックあるいはガラス
あるいは樹脂などの材質からなるフタで、ろう材あるい
は接着剤によって気密封止する構成になっている。
うな構成であった。例えばセラミックデュアルインライ
ンパッケージの凹部に半導体素子をダイスマウントし、
ワイヤリングしたあと凹部をセラミックあるいはガラス
あるいは樹脂などの材質からなるフタで、ろう材あるい
は接着剤によって気密封止する構成になっている。
発明が解決しようとする問題点
上記のような従来の構成では、高密度実装をする場合実
装基板に占める半導体装置の面積が大きくなり、高密度
実装の効果があがらなかった。
装基板に占める半導体装置の面積が大きくなり、高密度
実装の効果があがらなかった。
問題点を解決するだめの手段
上記問題点を解決するために本発明は、第1の半導体パ
ッケージの表面が第2の半導体パッケージの表面に密着
され、前記第1および第2の半導体パッケージの表面に
、それぞれ第1および第2の半導体素子を搭載しだ凹部
を有し、前記第1の半導体パッケージの裏面および前記
第2の半導体パッケージの側面にそれぞれのパッケージ
のIJ−ドビンを有する事を特徴とする半導体装置なら
びに表面に凹所を有し、裏面にリードピンを有する第1
の半導体パッケージの前記凹所に第1の半導体素子を搭
載する工程と、表面に凹所を有し、側面にリードピンを
有する第2の半導体パッケージの前記凹所に第2の半導
体素子を搭載する工程と、前記第1の半導体パッケージ
の表面の凹所以外の部分を前記第2の半導体パッケージ
の表面の凹所以外の部分に接着剤で密着する工程とを含
む事を特徴とする半導体装置の製造方法を提供する。
ッケージの表面が第2の半導体パッケージの表面に密着
され、前記第1および第2の半導体パッケージの表面に
、それぞれ第1および第2の半導体素子を搭載しだ凹部
を有し、前記第1の半導体パッケージの裏面および前記
第2の半導体パッケージの側面にそれぞれのパッケージ
のIJ−ドビンを有する事を特徴とする半導体装置なら
びに表面に凹所を有し、裏面にリードピンを有する第1
の半導体パッケージの前記凹所に第1の半導体素子を搭
載する工程と、表面に凹所を有し、側面にリードピンを
有する第2の半導体パッケージの前記凹所に第2の半導
体素子を搭載する工程と、前記第1の半導体パッケージ
の表面の凹所以外の部分を前記第2の半導体パッケージ
の表面の凹所以外の部分に接着剤で密着する工程とを含
む事を特徴とする半導体装置の製造方法を提供する。
作用
上記の様な構成により、半導体パッケージそのものを小
型化するまでもなく、通常の大きさのパッケージでも、
2段構成にすることによって、基板実装密度を向−トさ
せることができる。
型化するまでもなく、通常の大きさのパッケージでも、
2段構成にすることによって、基板実装密度を向−トさ
せることができる。
実施例
第1図は本発明の一実施例による半導体装置の断面図で
ある。
ある。
第1の半導体パッケージ本体1の表面凹部に第1の半導
体チップ3に通常の方法でダイスマウントおよびワイヤ
リングを実施する。第1の半導体パッケージリード2は
第1の半導体パッケージ本体の裏面に垂直下方向に出て
いる。また第2の半導体パッケージ本体4の表面凹部に
第2の半導体チップに通常の方法でダイスマウントおよ
びワイヤリングを実施する。この実施例では第2の半導
体パッケージリード6は第2の半導体パッケージ本体の
側面に且つ凹部のある側に出ている。次に第1の半導体
パッケージ本体の凹部側の凹部以外の表面と第2の半導
体パッケージ本体の凹部側の凹部以外の表面とを、ろう
材または接着剤7で気密接着して二段構成の高密度実装
用半導体装置を完成させる。
体チップ3に通常の方法でダイスマウントおよびワイヤ
リングを実施する。第1の半導体パッケージリード2は
第1の半導体パッケージ本体の裏面に垂直下方向に出て
いる。また第2の半導体パッケージ本体4の表面凹部に
第2の半導体チップに通常の方法でダイスマウントおよ
びワイヤリングを実施する。この実施例では第2の半導
体パッケージリード6は第2の半導体パッケージ本体の
側面に且つ凹部のある側に出ている。次に第1の半導体
パッケージ本体の凹部側の凹部以外の表面と第2の半導
体パッケージ本体の凹部側の凹部以外の表面とを、ろう
材または接着剤7で気密接着して二段構成の高密度実装
用半導体装置を完成させる。
上下二段のパッケージはリードピッチまだはパッケージ
断面寸法が必ずしも同一でなくとも実施可能である。と
くに下段のパッケージは上段のパッケージより小型であ
ってもよい。
断面寸法が必ずしも同一でなくとも実施可能である。と
くに下段のパッケージは上段のパッケージより小型であ
ってもよい。
凹部についても必ず(〜も同一でなくとも、上下のパッ
ケージの凹部以外の表面を互に接着することVζよって
、気密は確保され得る。第1の半導体素子と第2の半導
体素子は同一機能の素子でも、機能を異にする素子同志
でもよい。リードは、二方向だけでなく、四方向リード
のパッケージについても可能であり、また二方向と四方
向の組合せでもよい。
ケージの凹部以外の表面を互に接着することVζよって
、気密は確保され得る。第1の半導体素子と第2の半導
体素子は同一機能の素子でも、機能を異にする素子同志
でもよい。リードは、二方向だけでなく、四方向リード
のパッケージについても可能であり、また二方向と四方
向の組合せでもよい。
発明の効果
以上のように本発明によれば、パッケージを小型化する
ことなく、基板実装密度を向上させることが可能である
。
ことなく、基板実装密度を向上させることが可能である
。
第1図は本発明による実施例の断面図、第2図は従来の
半導体パッケージの断面図である。 1 ・・第1の半導体パッケージ本体、2・山・・第1
の半4体パッケージリード、3・・・・・第1の半導体
チップ、4・・・・・・第2の半導体パッケージ本体、
6・・・・・・第2の半導体チップ、6・・・・・・第
2の半導体パッケージリード、7・・・・・・接着剤、
8・・・・・・半導体パッケージ本体、9・・・・・・
フタ、1o・・・・・・リード。
半導体パッケージの断面図である。 1 ・・第1の半導体パッケージ本体、2・山・・第1
の半4体パッケージリード、3・・・・・第1の半導体
チップ、4・・・・・・第2の半導体パッケージ本体、
6・・・・・・第2の半導体チップ、6・・・・・・第
2の半導体パッケージリード、7・・・・・・接着剤、
8・・・・・・半導体パッケージ本体、9・・・・・・
フタ、1o・・・・・・リード。
Claims (2)
- (1)第1の半導体パッケージの表面が第2の半導体パ
ッケージの表面に密着され、前記第1および第2の半導
体パッケージの表面に、それぞれ第1および第2の半導
体素子を搭載した凹部を有し、前記第1の半導体パッケ
ージの裏面および前記第2の半導体パッケージの側面に
それぞれパッケージのリードピンを有する事を特徴とす
る半導体装置。 - (2)表面に凹部を有し、裏面にリードピンを有する第
1の半導体パッケージの前記凹部に第1の半導体素子を
搭載する工程と、表面に凹部を有し、側面にリードピン
を有する第2の半導体パッケージの前記凹部に第2の半
導体素子を搭載する工程と、前記第1の半導体パッケー
ジの表面の凹所以外の部分を前記第2の半導体パッケー
ジの表面の凹所以外の部分に接着剤で密着する工程とを
含む事を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28361885A JPS62142341A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28361885A JPS62142341A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62142341A true JPS62142341A (ja) | 1987-06-25 |
Family
ID=17667836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28361885A Pending JPS62142341A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62142341A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6340846B1 (en) | 2000-12-06 | 2002-01-22 | Amkor Technology, Inc. | Making semiconductor packages with stacked dies and reinforced wire bonds |
US6395578B1 (en) | 1999-05-20 | 2002-05-28 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
US6472758B1 (en) | 2000-07-20 | 2002-10-29 | Amkor Technology, Inc. | Semiconductor package including stacked semiconductor dies and bond wires |
US6531784B1 (en) | 2000-06-02 | 2003-03-11 | Amkor Technology, Inc. | Semiconductor package with spacer strips |
US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
US6564454B1 (en) | 2000-12-28 | 2003-05-20 | Amkor Technology, Inc. | Method of making and stacking a semiconductor package |
US6577013B1 (en) | 2000-09-05 | 2003-06-10 | Amkor Technology, Inc. | Chip size semiconductor packages with stacked dies |
US6642610B2 (en) | 1999-12-20 | 2003-11-04 | Amkor Technology, Inc. | Wire bonding method and semiconductor package manufactured using the same |
US20160379933A1 (en) * | 2007-02-21 | 2016-12-29 | Amkor Technology, Inc. | Semiconductor package in package |
-
1985
- 1985-12-17 JP JP28361885A patent/JPS62142341A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6395578B1 (en) | 1999-05-20 | 2002-05-28 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
US6762078B2 (en) | 1999-05-20 | 2004-07-13 | Amkor Technology, Inc. | Semiconductor package having semiconductor chip within central aperture of substrate |
US6642610B2 (en) | 1999-12-20 | 2003-11-04 | Amkor Technology, Inc. | Wire bonding method and semiconductor package manufactured using the same |
US6803254B2 (en) | 1999-12-20 | 2004-10-12 | Amkor Technology, Inc. | Wire bonding method for a semiconductor package |
US6531784B1 (en) | 2000-06-02 | 2003-03-11 | Amkor Technology, Inc. | Semiconductor package with spacer strips |
US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
US6650019B2 (en) | 2000-07-20 | 2003-11-18 | Amkor Technology, Inc. | Method of making a semiconductor package including stacked semiconductor dies |
US6472758B1 (en) | 2000-07-20 | 2002-10-29 | Amkor Technology, Inc. | Semiconductor package including stacked semiconductor dies and bond wires |
US6577013B1 (en) | 2000-09-05 | 2003-06-10 | Amkor Technology, Inc. | Chip size semiconductor packages with stacked dies |
US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
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US20160379933A1 (en) * | 2007-02-21 | 2016-12-29 | Amkor Technology, Inc. | Semiconductor package in package |
US9768124B2 (en) | 2007-02-21 | 2017-09-19 | Amkor Technology, Inc. | Semiconductor package in package |
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