KR100282285B1 - 적층된 다중칩 모듈 및 그의 제조방법 - Google Patents

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헴피.타키아
펭-쳉린
루티.뉴엔
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클라크 3세 존 엠.
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Abstract

회로 조립체는 실질적으로 나란하며 서로 대향하는 제1 및 제2 표면 및 상기 제1표면상에 장착된 적어도 하나의 전기 접점을 갖는 반도체 다이를 포함한다. 실질적으로 나란하고 서로 대향하는 제1 및 제2 표면 및 상기 표면중 한 표면상에 장착된 적어도 하나의 전기 접점을 갖는 제1요소는 반도체 다이의 제1표면상에 장착되어 있으며 제2표면에서 상기 반도체 다이의 제1표면에 의해 적어도 부분적으로 지지되어 있다. 상기 제1요소는, 반도체 다이 전기 접점을 노출시키도록 배치되어 있다. 제1 및 제2단부를 갖는 미세한 도체는 제1단부에서 반도체 다이 전기 접점 또는 제1요소 전기 접점에 접속되어 있다. 또한, 이러한 회로 조립체를 제조하는 방법이 개시되어 있다.

Description

적층된 다중칩 모듈 및 그의 제조 방법
제1도는 본 발명에 따른 다중칩 모듈의 단면도.
제2도는 제1도의 다중칩 모듈의 평면도.
제3도는 3개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 한 실시예에 대한 단면도.
제4도는 3개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 한 변형 실시예에 대한 단면도.
제5도는 3개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 제2의 변형 실시예에 대한 단면도.
제6도는 3개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 제3의 변형 실시예에 대한 평면도.
제7도는 3개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 제4의 변형 실시예에 대한 단면도.
제8도는 4개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 한 실시예에 대한 단면도.
제9도는 4개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 제1변형 실시예에 대한 단면도.
제10도는 4개의 요소를 갖는 본 발명에 따른 다중칩 모듈의 제2변형 실시예에 대한 단면도.
제11도는 3개의 요소를 지니고 있고, 상기 3개의 요소중 어느 하나는 그것을 통과하는 적어도 하나의 홀(hole) 또는 슬롯(slot)을 갖는 본 발명에 따른 다중칩 모듈의 한 실시예에 대한 단면도.
제12도는 관통하는 홀 또는 슬롯을 지니는 요소에 대한 동일 축척의 사시도.
제13도는 한 요소가 절단 단면을 지니는 3개의 요소에 대한 동일 축척의 사시도.
제14도는 3개의 요소를 지니고 있고, 상기 3개의 요소중 어느 하나는 그것을 통과하는 적어도 하나의 홀 또는 슬롯을 갖는 본 발명에 따른 다중칩 모듈의 한 변형 실시예에 대한 단면도.
제15도는 3개의 요소를 지니고 있고, 상기 3개의 요소중 어느 하나는 그것을 통과하는 적어도 하나의 홀 또는 슬롯을 갖는 본 발명에 따른 다중칩 모듈의 제2변형 실시예에 대한 평면도.
[발명의 분야]
본 발명은 반도체 패키지 기술에 관한 것이며, 보다 구체적으로 기술하면, 복수개의 반도체 다이 및/또는 기판을 포함하는 반도체 패키지에 관한 것이다.
[관련 기술의 설명]
초대규모 직접 회로(VLSI) 반도체 다이(semiconductor die)는 대개 반도체 패키지내에 격납되어 있다. 대개는, 1개의 반도체 패키지가 단지 하나의 다이만을 포함한다.
종래의 반도체 패키지에는 3가지 형태가 있다. 성형 플라스틱 패키지는 플라스틱 본체내에 성형된 리드 플레임(lead frame)을 포함한다. 리드 프레임은 여러 전기 리드를 지니는 판금 구조(sheet metal framework) 및 다이가 장착되는 주장착면(principal mounting surface 또는 안착면(seating plane))으로써 기능하는 다이 접착 패드(Die Attach Pad;DAP)이다. 상기 다이는 DAP 또는 DAP에 부착된 기판에 직접 본딩될 수 있다. 상기 전기 리드는 상기 성형 플라스틱 내측에서 상기 플라스틱의 외측으로 전기 경로를 제공한다. 성형 플라스틱 패키지중 몇가지 통상적인 형태는, 플라스틱 칩 캐리어(Plastic Chip Carrier:PCC), 성형된 듀얼 인라인 패키지(Molded Dual Inline Package; MDIP), 플라스틱 쿼드 플랫팩(Plastic Quad Flat Pack;PQFP), 소형 아웃라인(Small Outline;SO), 수축 소형 아웃라인 패키지(Shrink Small Outline Package;SSOP), 트랜지스터 아웃라인 패키지(Transistor Outline Package;TO), 초소형 아웃라인 패키지(Very Small Outline Package;VSOP), 및 얇은 소형 아웃라인 패키지(Thin Small Outline Package;TSOP)이다.
두번째 종래의 반도체 패키지 형태는 공동(cavity) 패키지이다. 상기 공동 패키지에서는, 다이가 장착되는 주장착면(또는 안착면)으로써 기능하는 공동 베이스(cavity base)가 중공(中空) 하우징내에 포함되어 있다. 상기 성형 플라스틱 패키지와는 달리, 공동 패키지에 내재하는 다이는 공기로 에워싸여져 있다. 여러 전기 리드는 하우징 내측에서 하우징 외측으로의 전기 경로를 제공한다. 공동 패키지중 몇가지 일반적인 형태는, 세라믹 패키지, 금속캔, 플라스틱 패키지, 및 그들에 대한 임의의 조합이다.
세번째 종래의 반도체 구조형태는 칩-온-보드(Chip-On-Board;COB) 조립체이다. 상기 COB에서는, 다이가 주장착면(또는 안착면)의 역할을 하는 회로 보드나 기판에 직접 본딩되어 있다. 상기 다이는 플라스틱 재료로 도포되어 보호되는 것이 보통이다. 다양한 형태의 전기 리드는 플라스틱 재료내측에서 플라스틱 재료외측으로의 전기 경로를 제공하는데 사용될 수 있다.
비록 종래의 3가지 반도체 패키지 형태는 여러가지 서로 다른 형상 및 사이즈를 갖지만, 그들 각각은 수개의 전기 리드 및 다이가 장착되는 주장착면(또는 안착면)을 포함한다.
상기 다이 및 상기 전기 리드 사이에 전기 접속 부분을 형성하며 상기 패키지의 세가지 종래의 형태 각각에 사용되는 통상적인 방법은 와이어 본딩(wire bonding)이다. 와이어 본딩은 미세와이어를 개별적인 구성요소에 용접함으로써 분리되어 있는 패키지내의 구성요소 사이에 전기적 상호접속 부분을 형성하는 방법이다. 따라서, 미세와이어 도체의 일단부는 전기 리드에 접속되고 타단부는 다이상의 전기 접점에 접속된다. 와이어 본딩은 다이를 상호접속시키는 일반적인 방법이다. 캐필러리(capillary) 설계, 와이어 본딩 처리 제어 및 와이어 특성을 개선시켜 보다 미세한 피치(pitch)본딩의 형성이 가능하게 되었다.
흔히, 2개 또는 그 이상의 반도체 다이는 단일한 회로 조립체를 제공하도록 전기적으로 상호접속되어 있다. 패키지 패러다임마다 1개의 다이가 있는 경우, 2개 또는 그이상의 다이를 상호접속하는 것은 패키지의 수와 동일한 만큼의 실제적인 공간을 필요로 한다. 디바이스 성능을 향상시킬 뿐만 아니라, 사이즈 및 무게를 감소시키기 위하여, 2개 또는 그이상의 다이를 단일 패키지내로 결합시키려는 시도가 여러번 있었다. 고밀도 집적 회로 패키지 산업에서는, 2개 또는 그이상의 다이를 단일 패키지내에 결합시키는 것을 일반적으로 다중-칩모듈(Multi-Chip Module;MCM) 또는 다중-칩 패키지(Multi-Chip Package;MCP)라고 한다. 다중-칩 모듈 및 다중-칩 패키지라는 기술적 용어는 의미상 약간의 차이가 있기는 하나, 본 발명의 개시를 위한 본 명세서에서 상기 2가지 용어는 서로 혼용하기로 한다.
가장 일반적인 MCM은 "병행(side-by-side)" MCM이다. 이 경우, 2개 또는 그 이상의 다이가 플라스틱 성형 패키지, 공동 패키지, 또는 COB 패키지중 어느 하나의 주장착면 상에 서로 이웃하여(또는 서로 병행하여) 장착된다. 다이는 상기 주장착면에 직접 장착될 수 있거나, 주장착면에 스스로 직접 장착되는 기판 재료 상에 장착될 수 있다. 상기 다이 및 전기 리드사이의 상호접속은 통상적으로 와이어 본딩을 통하여 형성된다.
그러나, 상기 병행 MCM은 많은 단점을 갖는다. 성형 플라스틱 패키지 또는 공동 패키지에 내재하는 주장착면 상에 다이를 병행으로 배치하는 것은 패키지의 실영역을 사용하는 가장 최적의 방법이 아니다. 그러한 실영역(real estate)은 엄격하게 제한되는데, 왜냐하면 대부분의 경우 다이는 단지 1개의 다이용으로 미리 설계된 몇가지 표준형태 요소에 맞추어야하기 때문이다. 만약 다이가 적절하게 배치되어 있지 않다면, 실영역에 대한 제한은 상기 MCM 내에 합체될 수 있는 다이의 수를 한정하게 될 것이다. 더군다나, 최적이 아닌 다이 레이아웃(layout)은 그에 상응하여 최적이 아닌 와이어 본딩을 초래하고 결과적으로 와이어 간의 교선, 와이어 길이가 길어짐 및 작은 와이어-와이어 분리가 생기게 된다. 1개의 와이어가 다른 와이어 상에 루프를 형성하는 와이어 교선(wire cross over)은, 성형 조건의 결과로써 단락 현상이 생길 수 있기 때문에 매우 바람직하지 않다. 마찬가지로, 와이어 길이가 길어지는 것 및 작은 와이어-와이어의 분리가 생기는 것을 신속한 성형 전이 상태 또는 높은 수지 점도하에서의 와이어 소인(wire sweep)에 치명적인 위험을 줄 수 있다.
MCM을 형성하기 위한 또다른 시도는 서로 상부에 2개 또는 그이상의 다이를 배치하고 그런 다음 패키지내에서 다이의 "적층(stack)"을 확보하는 것과 관련 있다. 현재 사용가능한 적층된 MCM의 제조는 우선 전체 웨이퍼를 적층시키고, 그런 다음 상기 적층된 웨이퍼를 적층 다이로 잘라 냄으로써 이루어진다. 따라서, 특정한 적층에서 개별적인 다이 각각은 동일한 크기가 된다.
현재 사용가능한 적층 MCM의 한가지 단점은 그것이 모두 메모리 디바이스라는 점으로써, 적층 형태로는 어떠한 혼합적인 기술 디바이스도 현재로는 사용가능하지 않는 것으로 보인다. 현재 사용가능한 적층된 MCM의 또다른 단점은 그것이 단일하고 특정화된 패키지를 필요로 한다는 점이다. 더군다나, 다이들 간에 전기적 상호접속을 형성하는데 사용하는 방법은 복잡하고 비용이 많이 드는데, 현재 사용되고 있는 상호접속의 방법은 제어된 컬랩스 칩 접속(Controlled Collapse Chip Connectionl;C4) 및 테이프 자동화 본딩(Tape Automated Bonding;TAB)이다.
"플립 칩(flip chip)"으로도 알려져 있는 제어된 컬랩스 칩 접속(C4)은 페이스 다운(face down) 본딩될 수 있는 다이 표면 상에 다수의 납땜 범프(solder bump)를 사용하는 것과 관련있다. 그 효과는 열적 성능, 전기 특성 및 재가공력이 개선된 점이다. 반면, 통상적으로 인식된 단점은 정밀한 정렬의 필요성, 청정 및 정밀 검사의 어려움, 모든 접속 부분에 대하여 균일한 땜납접합 높이를 형성하는 것 및 보다 긴 열적 싸이클 수명에 대하여 기판이 낮은 열 팽창 계수를 갖는다는 점 등이다. 더군다나, C4를 사용하기 위해서는 모든 납땜 범프 및 상호접속은 다이를 적층하기 전 또는 다이를 적층하는 동안에 이행되어야는데, 다시 말하면 다이가 적층된 후에는 어떠한 부가적인 상호접속도 형성될 수 없다.
테이프 자동화 본딩(TAB)은 열압축 본딩을 사용하여 중합체 테이프상에 패턴된 금속에 의하여 다이가 결합되는 공정을 말한다. 다음으로 기판 또는 보드에 부착하는 것은 외부 리드 본딩(outer lead bonding)에 의해 수행된다. 테이프 자동화 본딩(TAB)은 MCM의 대한 제한된 범위에서의 응용만을 보여준다. 비록 TAB는 많은 이점을 갖지만, 그 광범위한 용도를 방해하는 요인으로써, 주문 테이프에 대한 높은 착수 비용, 폴리이미드 테이프의 감습성 및 평탄성 문제를 극복하기 위하여 대형 다이를 갖는 단일점 본딩으로 전환해야 할 필요성 등이다.
따라서, 저비용의 MCM으로써, 현재 사용되는 MCM이 갖고 있는 문제를 극복할 수 있는 것에 대한 요구가 있다.
[발명의 요약]
본 발명은 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 지니고 있고 적어도 하나의 전기 접점이 상기 제1표면 상에 장착되어 있는 반도체 다이(semiconductor die)를 구비하는 회로 조립체(circuit assembly)를 제공한다. 제1요소(first element)는 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 지니고 있고 상기 표면중 한 표면 상에 적어도 하나의 전기 접점이 장착되어 있으며, 상기 제1요소는 상기 반도체 다이의 제1표면상에 장착되어 있으며 상기 반도체 다이의 제1표면에 의해 상기 제2표면에서 적어도 부분적으로 지지되어 있다. 상기 제1요소는 반도체 다이 전기 접점(electrical contact)이 노출되도록 배치되어 있다. 제1 및 제2 단부를 갖는 미세와이어 도체(fine wire conductor)는 상기 제1단부에서 반도체 다이 전기 접점이나 제1요소 전기 접점중 어느 하나에 접속되어 있다.
상기 회로 조립체를 제조하는 방법은 주장착면 및 복수개의 전기 리드를 지니는 캐리어 부재(carrier member)상에 반도체 다이를 배치하는(dispensing)단계를 포함한다. 상기 반도체 다이는 주장착면에 의해 제2표면에서 적어도 부분적으로 지지되어야 한다. 그런 다음, 상기 제1요소를 반도체 다이 제1표면상에 배치한다. 상기 제1요소는 상기 반도체 다이에 의해 상기 제2표면에서 부분적으로 지지되어야 하고, 또한 상기 제1요소는 상기 반도체 다이 전기 접점이 노출되도록 배치되어야 한다.
본 발명의 특징 및 효과에 대한 좀 더 깊은 이해를 위하여 본 발명의 기술적 사상을 구체화한 실시예를 도시하는 첨부 도면 및 본 발명의 상세한 설명을 참조하기 바람다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제 1 도는 본 발명에 따른 다중칩 모듈(20)의 한 실시예를 예시한 것이다. 상기 모듈(20), 또는 간단히 기술하면, 회로 조립체(20)는 반도체 다이(22)상에 "적층"되는 제1요소(24)를 포함한다. 상기 반도체 다이(22)는 실질적으로 평행하고 반대로 향하는 제1 및 제2 표면을 지니고 있고 적어도 하나의 전기 접점(32)이 제1표면(30)상에 장착되어 있다. 상기 제1요소(24)는 실질적으로 평행하고 반대로 향하는 제1 및 제2표면(36, 34)을 지니고 있고, 상기 제1 또는 제2표면(36, 34)상에는 적어도 하나의 전기 접점이 장착되어 있다. 제 1 도에 도시된 실시예에서는 상기 전기 접점(38)이 상기 제1표면(36)상에 장착되어 있는 것으로 도시되어 있다.
상기 제1요소(24)는 반도체 다이 또는 기판재료일 수 있다. 상기 제1요소(24)가 기판 재료인 경우, 상기 제1요소(24)는 상호접속 매체(다음에 설명함)로써 사용될 수 있다. 기판 재료는, 세라믹, 금속, 실리콘, 또는 플라스틱 회로 보드(PCB) 재료일 수 있지만, 이들에 한정되는 것은 아니다. 기판 재료의 간편성 및 용이한 사용가능성 때문에 다층 세라믹(MLC)기판이 매우 대중적이다. 금속 기판은 인성(toughness;MLC와 비교해서), 고강도, 저비용 및 고 열전도성 등의 효과를 제공한다. 구리-인바트-구리 또는 구리-몰리브덴-구리와 같은 금속층을 적절하게 조합하면, 중합체 박막 및 기판사이의 열적 부조화(thermal mismatch)를 최소화시킬 수 있다. 몇몇 전형적인 베이스 금속은 알루미늄, 구리, 구리/몰리브덴, 구리/텅스텐, 인바르, 및 코바르를 포함한다.
구리는 열도전성이 높기 때문에 주된 베이스 금속중 하나를 이루고, 이는 열적응력(thermal stress)을 최소화시키려는 경향이 있다. 실리콘 기판의 효과는 집적 회로(IC)제조 기술에 대하여 응용이 용이하다는 점, 능동 및 수동 디바이스 모두에 대하여 합체가 가능하다는 점, 기판에 부착되는 다른 실리콘 IC와 열적 정합이 양호하다는 점 등이 있고, 유전체 층은 폴리이미드 또는 SiO2중 어느 하나일 수 있는데, 상기 2가지는 IC를 제조함에 있어서의 표준 유전체이다. 반면, 실리콘 기판의 주요 단점은 실리콘 기판이 비싼데다가 크기가 웨이퍼 사이즈에 한정되어 있으며, 실리콘이 금속 기판보다 열전도성이 낮다는 점이다.
반도체 다이(22)는 캐리어 부재(42)상에 장착될 수 있으며 상기 캐리어 부재(42)의 주장착면(또는 안착면) (40)에 의해 적어도 부분적으로 지지되어 있다. "캐리어 부재(42)상에 장착된"이라는 말의 의미는 특정 요소(상기 경우 다이(22))가 상기 캐리어 부재(42)에 직접 부착된다는 것이거나, 특정 요소가 기타 다른 요소, 적층 요소 또는 접착제와 같이 스스로 캐리어 부재에 직접 접착되는 다른 구조 또는 구조의 조합에 부착된다는 것이다.
일반적으로, 상기 캐리어 부재(42)는 2개 또는 그이상의 전기 리드(44, 46)를 포함한다. 제 1 도에 도시된 실시예에서, 상기 캐리어 부재(42)는 리드 프레임이고, 주장착면(40)은 상기 리드 프레임(42)의 다이 부착 패드(Die Attach Pad;DAP)이다. 상기 전기 리드(44, 46)는 상기 리드 프레임(42)의 리드이다. 상기 리드 프레임(42)은 종래의 성형 플라스틱 듀얼 인라인 패키지(Dual Inline Package;DIP;26)의 성형 컴파운드(mold compound;25)내에 격납되어 있다.
본 발명의 1가지 이점은 상기한 3가지 종래의 반도체 패키지, 즉 성형 플라스틱 패키지, 공동 패키지, 및 칩-온-보드(Chip-On-Board;COB)패키지중 어느 하나가 적층된 요소 및 다이(24, 22)를 격납하는데 사용될 수 있다는 점이다. 더군다나, 주장착면 및 전기 리드를 갖는 임의의 다른 패키지도 마찬가지로 상기 적층을 격납하는데 사용될 수 있다. 종래의 패키지를 사용하면, 비용이 절감되는 것을 물론 시스템을 거의 수정하지 않거나 전혀 수정하지 않고도 현재하는 전기 시스템에서 다중칩 모듈이 즉시 사용될 수 있다. 따라서, DIP가 제1도에 도시되어 있으나 본 발명에 따른 적층된 다중칩 모듈이 가상적으로는 임의의 반도체 패키지내에 격납될 수 있다는 점은 자명하다.
반도체 다이(22)는 접착제 재료(48)에 의해 주장착면(40)에 장착될 수 있다. 상기 접착제(48)는 에폭시 접착제, 연질 땝납, 또는 다이를 기판에 장착하는데 적합한 기타 접착제일 수 있다. 상기 접착제(48)는 전기적으로 도전성이거나 비도전성일 수 있다. 도전성은 아교질내로 합체되는 충전재 형태에 의해 정해진다. 예를들면, 금속 충전제는 양호한 전기 및 열 손실(dissipation)을 제공하지만, 융합 실리카 또는 다이아몬드와 같은 무기물 충전제는 주로 열적 성능을 향상시킨다. 세라믹 패키지에 특히 양호하게 작용하는 접착제의 일례는 미합중국, 캘리포니아, 산타 아나의 Staystik 사 제품인 부품번호 11 Staystik 이다. 플라스틱 패키지용 고열전도성을 위한 것으로 알루미늄 니트라이드를 갖는 접착제의 일례는 부품 번호 282 Staystik 이다.
제1요소(24)는 또한 캐리어 부재(42)에 장착되어 있다. 상기 제1요소(24)는 다이(22)의 제1표면(30)에 의해 제2표면에서 적어도 부분적으로 지지되도록 장착되어 있다. 더군다나, 상기 제1요소(24)는, 상기 다이(22)의 전기 접점(32)을 노출하여 상기 전기접점(32)에 전기 접속부분을 형성하기 위해 접근할 수 있도록 배치되어 있다. 제1도에 도시된 제1요소(24)는 상기 다이(22)에 의해 완전히 지지되고 있으나, 본 발명에 따른 다른 실시예(다음에 기술됨)에서는 제2요소가 상기 다이(22)와 함께 상기 제1요소(24)를 부분적으로 지지하고 있다.
상기 제1요소(24)는 상기 다이(22)의 제1표면(30) 및 상기 제1요소(24)의 제2표면(34)에 도포되는 접착제 재료(50)에 의해 캐리어 부재(42)에 장착될 수 있다. 상기 접착제(50)는 또한 도전 또는 비도전성 접착제일 수 있다. 또한 상기한 Staystik 접착제는 여기에 특히 잘 작용한다.
와이어 본딩은 상기 다이(22)의 전기 접점(32, 58)사이의 상호접속 부분, 상기 제1요소(24)의 전기 접점(38, 54)사이의 상호 접속 부분, 및 전기 리드(44, 46)사이의 전기 접속부분을 형성하는데 사용된다. 와이어 본딩이 상기 다이 및 적층을 이루는 다른 요소사이에 전기 접속부분을 형성하는데 사용되기 때문에, 상기 다이 및 다른 요소는, 상기 다이 및/또는 다른 요소의 전기 접점중 적어도 하나를 노출시켜 거기에 미세와이어 접속을 이루도록 접근 가능한 방식으로 적층배치되어야 한다. 제 1 도에 도시된 바에 따르면, 제1요소(24)는 다이(22)보다 작아서 제1요소(24)가 다이(22)의 중앙으로 적층되는 경우에 다이(22)의 전기 접점(32, 58)을 노출된다. 그러나, 제1요소(24)는 다이(22)보다 작아야 할 필요는 없다. 즉, 전기 접점(32, 58)중 적어도 하나가 노출되어 거기에 미세와이어 접속이 이루어지도록 접근 가능한 방식으로 제1요소(24)가 다이(22)상에 배치된다면, 제1요소(24)는 다이(22)와 동일한 크기 또는 더 큰 크기를 가져도 된다. 다음에 설명하는 바와 같이, 심지어 다이(22)의 전기 접점중 적어도 하나의 전기 접점을 노출시키도록 제1요소(24)를 관통하는 홀(hole) 또는 슬롯이 존재할 수 있다.
와이어 본딩 방법을 사용하여 형성되는 특정의 상호접속 부분은 다중칩 모듈(20)이 사용될 특정 용도에 따라 변화할 수 있고 그러한 용도에 의존하게 된다. 예를들면, 상기 제1요소(24)의 전기 접점(38)은, 상기 접점(38)을 상기 리드(46)에 직접 접속시키는 미세와이어 도체(52)에 의하여 상기 전기 리드(46)에 연결될 수 있다. 또한, 전기 접점은, 와이어 본딩을 사용하여 리드에 간접적으로 연결될 수 있다. 예를들면, 미세와이어 도체(56)로 접점(54)과 접점(58)을 접속하고, 그런 다음 다른 미세와이어 도체(60)로 접점(58)과 리드(44)를 접속하여 전기 접점(54)는 리드(44)에 연결될 수 있다.
제 2 도는 제1요소(24)가 상호접속 매체, 즉 여러 장거리 상호접속(long distance interconnection) 및 라인 경로를 형성할 수 있는 표면으로써 사용되는 것을 도시한다. 한 요소가 상호접속 매체(interconnection media)로써 사용되는 경우, 상기 요소는 상기한 기판 재료중 어느 하나로부터 제조된다. 장거리 상호접속의 일례는 전기 접점(62)을 리드(64)에 연결하도록 전기 "스트립(strip)" 접점(68)을 사용하는 것이다. 구체적으로 기술하면, 미세와이어 도체(66)는 스트립 접점(68)의 일단부에 접점(62)을 접속시키는데 사용된다. 또다른 미세와이어 도체(70)는 스트립 접점(68)의 타단부를 리드(64)에 접속시키는데 사용된다. 따라서, 상기 제1요소(24)가 상호접속 매체로서 사용되는 경우, 상기 제1요소(24)는 회로 조립체(20)의 일면에서 타면으로 전기 신호를 전송시키기 위한 인쇄 배선 회로 기판(printed circuit board)과 유사한 긴 스트립 접점을 포함할 수 있다. 다시, 제조되는 특정의 상호접속 부분은 다중칩 모듈(20)이 사용되는 특정의 용도에 따라 변화하게 되고 상기 특정의 용도에 의존하게 된다. 더욱이, 제 2 도는 상기 제1요소(24)를 상호접속 매체로써 사용하는 것을 도시하고 있으나, 그와 달리 상기 제1요소(24)는 반도체 다이가 될 수 있으며, 이 경우에 일다이로부터 타다이로 유사한 상호접속 부분이 형성될 수 있다는 것을 자명하다.
적층 구조는, 3차원으로의 확장 및 배치(병행 배치와는 반대임)가 MCM의 밀도를 현저하게 증가시킬 수 있음을 보여준다. 동일한 공간에 대하여 더 많은 수의 다이가 적층 MCM내에 격납될 수 있고 그것은 MCM의 성능, 파워 및 범용성을 증가시킨다. 다이 또는 기판의 적층 순서에 따라 점진적으로 크기를 작게하여 본드 패드를 노출시키고 접근 가능하게 한다. 그러나, 점진적으로 크기를 작게 하는 것은 상기한 바와 같이 반드시 필요한 것은 아니다.
3차원적 이용을 최적화하기 위하여 적층 구조를 다양하게 변화시킬 수 있다. 다이는 서로의 상측에 배치될 수 있는데, 각각의 다이는 비도전성 다이접착 또는 상측 다이의 푸트프린트(footprint)에 맞는 열가소성 테이프에 의해 다른 다이에 부착된다. 하나의 적층내에 포함될 수 있는 다이의 수는 세라믹 패키지내의 공동 높이 또는 성형 플라스틱 패키지의 두께에 의하여 제한 될 수 있다.
다이 사이에 상호접속 매체 및 라인 경로 수단을 제공하기 위하여 기판은 다이로 적층될 수 있고 그것은 와이어 결합 길이가 긴 것을 배제하는데 도움을 준다. 다른 다이의 상측에 배치되는 기판은 전체 다이 표면을 덮어야 할 필요는 없다. 또한, 그것은 기판에 나란하게 배치된 다른 다이에 배선 배치하는 매개 수단으로써 사용될 수 있다.
다이 또는 다이/기판을 적절하게 배치함으로써, 와이어 본딩은 와이어 교선이 전혀 없고 허용 가능한 와이어-와이어 분리 수준에서 실현될 수 있다. 더군다나, 적층 다이는 표준 조립 사양을 만족시키는 와이어 본드 길이를 갖는 구성을 제공할 수 있다. 짧은 와이어 본드 길이를 유지하는 것은 MCM의 성형에 있어서 와이어 소인(wire sweep)에 대한 잠재성을 최소화시킨다.
제 1 도 및 제 2 도에 도시된 본 발명의 실시예는 단지 2개의 요소, 즉 다이(22) 및 다이 또는 기판(24)만을 갖는 적층된 MCM을 예시한 것이다. 그러나, 적층될 수 있는 요소의 수에 대한 제한은 없다. 본 발명은, 적층을 이루는 요소중 적어도 하나의 요소가 다이 상측에 적어도 하나의 다른 요소를 갖는 반도체 다이이고, 적어도 하나의 요소중 적어도 하나의 전기 접점이 노출되어 거기에 와이어 본딩 접속부분을 형성하도록 접근 가능한 방식으로 상기 요소가 적층될 때, 요소의 임의의 수에 대한 적층을 포함한다. 적층을 이루는 요소중 어떤 요소는, 적어도 하나의 요소중 적어도 하나의 전기 접점을 노출시켜, 거기에 와이어 본딩 접속 부분을 형성하도록 접근 가능한 방식으로 상기 요소가 적층되는 경우, 제어된 컬랩스 칩 접속(C4), 또는 "플립 칩(flip chip)" 접속을 사용하여 상호 접속될 수 있다는 점에 주목할 필요가 있다.
제 3 도는 3개의 적층 요소를 갖는 본 발명의 또다른 실시예를 도시한 것이다. 다중칩 모듈(72)은 캐리어 부재(82)의 주장착면(80)에 장착되는 3개의 요소(74, 76, 78)를 포함한다. 상기 요소(74, 76, 78) 각각은 평탄하고 반대로 향하는 표면을 지니고 있고, 상기 요소(74, 76) 중 적어도 하나가 반도체다이라면, 상기 요소(74, 76, 78) 각각은 반도체 다이 또는 기판 재료일 수 있다. 제1요소(74)가 접착제(84)에 의해 주장착면(80)에 장착되고, 제2요소(76)는 접착제(86)에 의해 상기 제1요소(74)에 장착되며, 제3요소(78)는 접착제(88)에 의해 상기 제2요소(76)에 장착된다. 상기 제3요소(78)는 상기 제2요소(76)에 의해 적어도 부분적으로 지지되어야 하고, 상기 제2요소(76)는 상기 제1요소(74)에 의해 적어도 부분적으로 지지되어야 한다. 더욱이 상기 제2요소(76)는 상기 제1요소(74)의 전기 접점(94, 100)을 노출시켜 거기에 미세와이어 접속 부분을 형성하기 위해 접근 가능하도록 배치되어야 한다. 마찬가지로 상기 제3요소(78)는 제2요소(76)의 전기 접점(96, 102)을 노출시켜 거기에 미세와이어 접속 부분을 형성하기 위해 접근 가능하도록 배치될 수 있다. 비록 상기 요소(76, 78)가 크기면에서 볼때 점진적으로 작아지고 있으나, 이는 하부에 있는 요소의 전기 접점 중 적어도 하나를 노출되도록 요소가 배치된다면 반드시 필요한 것은 아니다.
와이어 본딩은 전기 리드(106, 108) 중 어느 하나 또는 2가지 모두에 접점(94, 96, 98, 100, 102, 104) 중 어느 것 또는 그 모두를 전기적으로 연결시키는데 사용될 수 있다. 제3도에 도시된 바와같이, 미세와이어 도체(110, 112, 114)는 상기 접점(94, 96, 98)을 리드(108)에 연결시키고, 미세와이어 도체(116, 118, 120)는 상기 접점(100, 102, 104)을 리드(106)에 연결시킨다.
캐리어 부재(82)는 상기한 3가지 종래의 반도체 패키지중 어느 하나일 수 있다. 예를들면, 제 4 도에 도시된 다중칩 모듈(122)은, 주장착면(134)의 일면에만 전기 리드(132)를 갖는 캐리어 부재(130)상에 장착되는 3개의 요소(124, 126, 128)를 포함한다. 제 5 도에 도시된 다중칩 모듈(144)은 캐리어 부재(152)상에 장착되는 3개의 요소(146, 148, 150)를 포함한다. 상기 캐리어 부재(152)는 주장착면(154) 바로 밑에 장착되는 전기 리드(도시되지 않음)를 지니는 세라믹 패키지 또는 금속 캔일 수 있다. 제 6 도는 캐리어 부재(166)의 주장착면(164)상에 장착되는 3개의 요소(158, 160, 162)를 갖는 다중칩모듈(156)에 대한 평면도이다. 상기 캐리어 부재(166)는, 상기 캐리어 부재(166)의 4면 모두에 있는 전기 리드(168)를 포함한다.
최상부 요소가 유일한 다이가 아니라면, 3개의 요소에 대한 임의의 조합은 반도체 다이 및/또는 기판 재료일 수 있다. 한편, 형성될 특정의 와이어 본딩 상호접속부분 뿐만 아니라 다이나 기판에 대한 선택은, 다중칩 모듈이 사용되는 특정한 용도에 의존한다. 제 7 도는 캐리어 부재(142)상에 장착되는 3개의 요소(136, 138, 140)를 갖는 다중칩 모듈(135)을 도시한 것이다. 제1 및 제3요소(136, 140)는 반도체 다이이고, 제2요소(138)는 기판 재료이다.
제 8 도는 본 발명에 따른 다중칩 모듈(170)의 또다른 실시예를 도시한다. 4개의 요소(172, 174, 176, 180)는 캐리어 부재(184)의 주장착면(182)상에 장착되어 있다. 상기 요소(172, 174, 176, 180) 각각은 평평하고 반대로 향하는 표면을 지니고 있고, 상기 요소(172, 174, 176)중 적어도 하나가 다이일 경우, 상기 요소(172, 174, 176, 180) 각각은 반도체 다이이거나 기판 재료 중 어느 하나일 수 있다. 제2 및 제3요소(174, 176)는 모두 제1요소(172)에 의해 지지되어 있다. 제4요소(178)는 상기 제2요소(174)에 의해 부분적으로 지지되고 있고 상기 제3요소(176)에 의해 부분적으로 지지되어 있다. 더군다나, 요소(174, 176)는, 요소(172)의 전기 접점중 적어도 하나를 와이어 본딩용으로 노출시키도록 배치되어 있고, 요소(178)는, 요소(174, 176)중 어느 하나의 전기 접점중 적어도 하나를 와이어 본딩용으로 노출시키도록 배치되어 있다. 접착제(186, 188, 190)는 상기 요소(172, 174, 176, 178) 각각을 캐리어 부재(184)에 장착시키는데 사용된다. 한편, 상기 캐리어 부재(184)는 종래의 반도체 패키지중 임의 형태의 캐리어일 수 있다. 제 9 도는, 캐리어 부재(192)가 세라믹 패키지나 금속캔에서 볼 수 있는 형태인 것을 제외하고는, 제 8 도에 도시된 것과 기본적으로 동일한 실시예를 도시한 것이다.
제 10 도는 본 발명에 따른 다중칩 모듈(193)의 다른 실시예를 도시한 것이다. 4개의 요소(194, 196, 198, 200)는 캐리어 부재(204)의 주장착면(202)상에 장착되어 있다. 상기 요소(194, 196, 198, 200) 각각은 평평하며 반대로 향하는 표면을 갖는다. 상기 요소(194, 198)는 반도체 다이이고, 상기 요소(196, 200)는 각각 반도체 다이이거나 기판 재료일 수 있다. 상기 4개의 요소(194, 196, 198, 200)는 2개의 분리된 적층(206, 208)으로 배치되어 있다. 제1적층(206)은 주장착면(202) 상에 장착되는 제1요소(194)를 포함하고 제2요소(196)는 상기 제1요소(194)에 의해 적어도 부분적으로 지지되어 있다. 제2적층(208)은 주장착면(202) 상에 장착되는 제3요소(198)를 포함하고 제4요소(200)는 상기 제3요소(198)에 의해 적어도 부분적으로 지지되어 있다.
제 11 도는 본 발명에 따른 다중칩 모듈(210)의 다른 실시예를 도시한 것이다. 3개의 요소(212, 214, 216)는 캐리어 부재(220)의 주장착면(218) 상에 장착되어 있다. 상기 요소(212, 214, 216) 각각은 평평하고 반대로 향하는 표면을 지니고 있고, 요소(214, 216)중 적어도 하나의 요소가 다이일 경우 상기 요소(212, 214, 216) 각각은 반도체 다이이거나 기판 재료일 수 있다. 제1요소(212)는 상기 주장착면(218)상에 장착되어 있고, 제2요소(214)는 상기 제1요소(212)에 의해 적어도 부분적으로 지지되고 있으며, 제3요소(216)는 상기 제2요소(214)에 의해 적어도 부분적으로 지지되어 있다. 상기 다중칩 모듈(210)과 상기한 다른 실시예간의 기본적인 차이점은 상기 제2요소(214)가 제2요소(214)를 통해 제1표면(226)으로부터 제2표면(228)으로 연장하는 홀 또는 슬롯(222, 224)을 갖는다는 점이다.
상기 홀(222, 224)의 목적은, 요소(212)의 전기 접점(236, 242)을 노출시켜 거기에 미세와이어 접속부분을 형성하도록 접근 가능하게 하는 것이다. 다시 말하면, 요소(214)는, 전기 접점(236, 242)을 노출시켜 홀(222, 224)을 통해 접근할 수있는 방식으로 배치되어 있다는 것이다. 전기 접점(236, 242)을 노출시키도록 홀(222, 224)을 사용함으로써, 비록 요소(214)가 요소(212)보다 크다하더라도, 요소(216, 214, 212)사이에 와이어 본딩 상호접속 부분이 형성될 수 있다. 예를들면, 미세와이어 도체(230)는 상기 홀(224)을 통해 전기 접점(234)와 전기 접점(236)을 접속하도록 연장한다. 다른 예로서, 미세와이어 도체(238)는 전기 접점(240)으로부터 상기 홀(222)을 통해 연장하여 전기 접점(242)과 접속 시킨다. 따라서, 제1요소(212)가 제2요소(214)에 의해 완전히 덮여질 정도로 상기 제2요소(214)가 상기 제1요소(212)보다 큰 경우, 상기 홀(222, 224)은 상기 제1요소(212) 및 상기 제3요소(216)사이에 미세와이어 도체를 통하여 직접 전기 접속될 수 있게 한다.
상기 제2요소(214)가 상기 제1요소(212)보다 큰 한가지 이유는, 제1표면(226)이 상기 제1 및 제3요소(212, 216) 사이의 많은 상호접속 부분을 형성하기 위한 대량의 회로를 수용할 수 있다는 것이다. 대개 상기 제2요소(214)가 상호접속 매체로서 사용하기 위한 기판 재료로 된다. 그러나, 상기 제2요소(214)는 또한, 회로가 전혀없는 다이 부분 상에 홀을 갖는 반도체 다이일 수 있다.
제 12 도는 평행하고 반대로 향하는 표면을 갖는 요소를 통해 홀 또는 슬롯(244)이 형성될 수 있는 한가지 방법을 도시한다. 상기 홀(244)은 임의의 바람직한 크기 또는 형상일 수 있는데, 예를들면, 상기 홀(244)은 작은 원형홀, 긴 직사각형 홀 및 정사각형 홀 등일 수 있다.
제 13 도는 제1요소(248) 및 제3요소(252) 사이에 샌드위치 되는 제2요소(250)를 도시한다. 홀이나 슬롯을 사용하는 대신에 상기 제2요소(250)는, 미세와이어 도체(256)가 상기 제3요소(252)로부터 상기 제1요소(248)로 연장 가능하게 하는 절단 부분(254)을 갖는다. 따라서, 상기 요소중 어느 하나에서의 절단 부분은 홀이나 슬롯의 유사한 목적으로 제공할 수 있다.
제 14 도는 캐리어 부재(268)의 주장착면(266)상에 장착된 3개의 요소(260, 262, 264)를 갖는 다중칩 모듈(258)을 도시한다. 제2요소(262)는 홀(270, 272)을 포함한다. 캐리어 부재(268)는 세라믹 패키지나 금속 캔에서 볼 수 있는 형태이다. 제15도는 캐리어 부재(284)의 주장착면(282)상에 장착되는 3개의 요소(276, 278, 280)를 갖는 다중칩 모듈(274)에 대한 평면도이다. 상기 캐리어 부재(284)는 상기 주장착면(282)의 4면 모두에 전기 리드(286)를 갖는 형태이다. 상기 제2요소(278)는 제2요소(278)를 통해 연장하는 4개의 슬롯(288, 290, 292, 294)을 포함하여 제1요소(276)의 전기 접점을 노출시킨다. 따라서, 미세와이어 도체(296)는 제3요소(280)로부터 슬롯(292)을 통해 제1요소(276)로 연장하도록 허용된다.
제 1 도로 되돌아가면, 다중칩 모듈(20)을 제조하는 방법은 캐리어 부재(42)의 주장착면(40)상에 접착제 또는 연성-땜납(48)을 도포하는 것으로부터 개시한다. 그리고 나서 반도체 다이(22)를, 평방-인치당 대략 8-10파운드(psi)의 압력으로 접착제(48)상에 조합한다.
다음 단계는 다이(22)의 제1표면(30)상에 접착제 또는 에폭시(50)를 도포하는 것이다. 다음에, 제1요소(24)를 대략 3-5psi의 압력으로 상기 접착제(50)상에 분배한다. 상기 제1요소(24)는 다이(22)에 의해 적어도 부분적으로 지지되어야 하고 그위에 상기 제1요소(24)는 다이(22)의 전기 접점 중 적어도 하나가 노축되어 거기에 와이어 본딩 접속이 이루어지도록 접근 가능하게 배치되어야 한다. 상기 제1요소(24)는 반도체 다이 또는 기판 재료일 수 있다.
제2요소가 필요한 경우, 제1요소(24)의 제1표면(36)에 접착제 또는 에폭시를 도포하고 상기 제1표면(36)상에 제2요소를 조합한다. 부가적인 요소가 필요한 경우, 최종적으로 조합된 요소의 표면 상에 접착제 또는 에폭시를 도포한 다음 상기 최종 요소 상에 다른 요소를 조합하는 동일한 단계가 이어진다.
원하는 갯수의 요소가 캐리어(42) 상에 장착된 후 접점(32, 38, 54, 58)과 같은 요소상의 전기 접점 및 리드(44, 46)와 같은 캐리어(42)상의 전기 리드는 함께 와이어 본딩된다.
와이어 본딩이 완성된 후에는, 캐리어 부재(42)가 반도체 패키지(26)내에 밀봉된다. 이러한 단계는 대개 다이 및 제1요소(22, 24)가 성형 컴파운드(25)로 완전히 덮여지고 리드(44, 46)만이 노출되도록 캐리어(42) 주위에 성형 컴파운드(25)를 형성하는 단계를 수반한다. 상기 반도체 패키지(26)는 DIP이지만, 종래의 반도체 패키지중 어느 것이 사용될 수 있다는 점은 자명하다.
다중 칩 모듈(20)을 제조하는 변형 방법은 적층된 다이 및 제1요소(22, 24)를 미리 조립한 다음에 미리 조립된 적층을 캐리어 부재(42)상에 장착하는 것으로부터 개시한다. 바꾸어 말하면, 2개, 3개 또는 4개 등 원하는 만큼의 요소의 갯수는 우선 적층되어 접착제로 함께 본딩된다. 그리고 나서, 상기 적층은 주장착면(40)상에 장착된다. 와이어 본딩 상호접속이 이루어진 후 회로조립체는 반도체 패키지 내에 밀봉된다. 이러한 또다른 방법은 개별적인 다이가 각각 한번에 하나씩 캐리어 부재상에 장착되는 것보다 모든 다이가 캐리어 부재 상에 단일한 단계로 장착되는 효과가 있다.
본원에 기술된 본 발명의 실시예에서 여러 가지 변형된 형태는 본 발명의 범위내에 속하는 것으로 본 발명을 실시하는데 사용될 수 있음을 자명하다. 이하 특허청구의 범위는 본 발명의 범위를 한정하고, 이러한 특허청구의 범위의 기술적 사상 내에 속하는 구조 및 방법은 본 발명과 균등한 범위 내에 있다.

Claims (40)

  1. 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 제1표면에 배치된 적어도 하나의 전기 접점을 갖는 반도체 다이;실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 제1표면에 배치된 적어도 하나의 전기 접점을 갖는 제1기판 상호접속 매체로서, 그 위에 수동 회로만이 장착되어 있으며, 상기 반도체 다이 제1표면 상에 장착되고 그 제2표면에서 상기 반도체 다이 제1표면에 의하여 적어도 부분적으로 지지되며, 상기 반도체 다이 전기 접점이 노출되도록 배치된 제1기판 상호접속 매체; 및 제1 및 제2단부를 지니고 있고, 상기 제1단부가 상기 기판 상호접속 매체 전기 접점에 접속되어 있는 미세 와이어 도체를 포함하는 것을 특징으로 하는 회로조립체.
  2. 제1항에 있어서, 상기 미세 와이어 도체의 상기 제2단부는 상기 반도체 다이 전기 접점에 접속되는 것을 특징으로 하는 회로조립체.
  3. 제1항에 있어서, 상기 회로조립체는 주장착면 및 다수의 전기 리드를 구비한 캐리어 부재를 더 포함하며, 상기 반도체 다이가 상기 주장착면 상에 장착되고, 그 제2표면에서 상기 주장착면에 의하여 적어도 부분적으로 지지되는 것을 특징으로 하는 회로조립체.
  4. 제3항에 있어서, 상기 미세 와이어 도체의 제2단부는 상기 다수의 전기 리드 중 하나에 접속되는 것을 특징으로 하는 회로조립체.
  5. 제1항에 있어서, 상기 제1기판 상호접속 매체는 상기 반도체 다이 전기접점을 노출시키기 위하여 상기 제1기판 상호접속 매체 제1표면에서 상기 제1기판 상호접속 매체 제2표면으로 관통하여 연장된 홀을 구비하고, 상기 미세 와이어 도체는 상기 홀을 통하여 연장된 것을 특징으로 하는 회로조립체.
  6. 제1항에 있어서, 상기 반도체 다이 및 상기 제1기판 상호접속 매체 사이에 배치되는 접착제를 더 포함하는 것을 특징으로 하는 회로조립체.
  7. 제3항에 있어서, 상기 주장착면 및 상기 반도체 다이 사이에 배치되는 접착제를 더 포함하는 것을 특징으로 하는 회로조립체.
  8. 제3항에 있어서, 상기 캐리어 부재는 리드 프레임을 포함하고, 상기 주장 착면은 다이 부착 패드를 포함하는 것을 특징으로 하는 회로조립체.
  9. 제1항에 있어서, 상기 회로조립체는 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 표면들 중 하나에 배치된 적어도 하나의 전기 접점을 갖는 제1요소를 더 포함하며, 상기 제1요소는 상기 제1기판 상호접속 매체 제1표면 상에 장착되고 그 제2표면에서 상기 제1기판 상호접속 매체 제1표면에 의하여 적어도 부분적으로 지지되는 것을 특징으로 하는 회로조립체.
  10. 제3항에 있어서, 상기 회로조립체는 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 갖는 제2요소를 더 포함하며, 상기 제2요소는 상기 주장착면에 장착되고, 상기 주장착면 및 상기 반도체 다이 사이에 배치되는 것을 특징으로 하는 회로조립체.
  11. 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 제1표면에 배치된 적어도 하나의 전기 접점을 갖는 반도체 다이; 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 구비한 제1기판 상호접속 매체로서, 상기 제1기판 상호접속 매체 제1표면에 배치된 적어도 하나의 전기 접점을 구비하며, 상기 반도체 다이 제1표면 상에 장착되고 그 제2표면에서 상기 반도체 다이 제1표면에 의하여 적어도 부분적으로 지지되며, 상기 반도체 다이 전기 접점을 노출시키기 위하여 상기 제1기판 상호접속 매체 제1표면에서 상기 제1기판 상호접속 매체 제2표면으로 관통하여 연장된 홀을 구비하는 제1기판 상호접속 매체; 및 제1 및 제2단부를 지니고 있고, 상기 제1단부가 상기 제1기판 상호접속 매체내의 상기 홀을 통하여 연장되고 상기 반도체 다이 전기 접점에 접속된, 미세 와이어 도체를 포함하는 것을 특징으로 하는 회로조립체.
  12. 제11항에 있어서, 상기 미세 와이어 도체의 상기 제2단부는 상기 제1기판 상호접속 매체 전기 접점에 접속되어 있는 것을 특징으로 하는 회로조립체.
  13. 제11항에 있어서, 상기 회로조립체는 주장착면 및 다수의 전기 리드를 구비한 캐리어 부재를 더 포함하며, 상기 반도체 다이는 상기 주장착면 상에 장착되고, 그 제2표면에서 상기 주장착면에 의하여 적어도 부분적으로 지지되는 것을 특징으로 하는 회로조립체.
  14. 제13항에 있어서, 상기 미세 와이어 도체의 상기 제2단부는 상기 다수의 전기 리드 중 하나에 접속되는 것을 특징으로 하는 회로조립체.
  15. 제11항에 있어서, 상기 반도체 다이 및 상기 제1기판 상호접속 매체 사이에 배치되는 접착제를 더 포함하는 것을 특징으로 하는 회로조립체.
  16. 제13항에 있어서, 상기 주장착면 및 상기 반도체 다이 사이에 배치되는 접착제를 더 포함하는 것을 특징으로 하는 회로조립체.
  17. 제13항에 있어서, 상기 캐리어 부재는 리드 프레임을 포함하고, 상기 주장착면은 다이 부착 패드를 포함하는 것을 특징으로 하는 회로조립체.
  18. 제13항에 있어서, 상기 회로조립체는 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 갖는 제1요소를 더 포함하며, 상기 제1요소 제1표면 상에 적어도 하나의 전기 접점이 배치되고, 상기 제1요소는 상기 제1기판 상호접속 매체 제1표면 상에 장착되고 그 제2표면에서 상기 제1기판 상호접속 매체 제1표면에 의하여 적어도 부분적으로 지지되며, 상기 제1기판 상호접속 매체 전기 접점이 노출되도록 배치되는 것을 특징으로 하는 회로조립체.
  19. 제13항에 있어서, 상기 회로조립체는 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 갖는 제2요소를 더 포함하며, 상기 제2요소는 상기 주장착면에 장착되고, 상기 주장착면 및 상기 반도체 다이 사이에 배치되는 것을 특징으로 하는 회로조립체.
  20. 주장착면 및 다수의 전기리드를 지니는 캐리어 부재;실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 가진 반도체 다이로서, 상기 반도체 다이 제1표면에 배치된 적어도 하나의 전기 접점을 구비하고, 상기 캐리어 부재에 장착되고, 그 제2표면에서 상기 주장착면에 의하여 적어도 부분적으로 지지되는 반도체 다이; 및 라인 경로 형성 및 라인 상호접속에 사용하기 위한 제1기판 상호접속 매체로서, 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 표면 중 하나 상에 배치된 적어도 하나의 전기 접점을 가지며, 상기 반도체 다이 제1표면 상에 장착되고 그 제2표면에서 상기 반도체 다이 제1표면에 의하여 적어도 부분적으로 지지되며, 상기 반도체 다이 전기 접점이 노출되도록 배치된 제1기판 상호접속 매체를 포함하는 것을 특징으로 하는 회로조립체.
  21. 제20항에 있어서, 제1 및 제2단부를 구비하고, 상기 제1단부가 상기 반도체 다이 전기 접점에 접속되어 있는 미세 와이어 도체를 더 포함하는 것을 특징으로 하는 회로조립체.
  22. 제21항에 있어서, 상기 미세 와이어 도체의 상기 제2단부가 상기 다수의 전기 리드 중 하나에 접속되어 있는 것을 특징으로 하는 것을 특징으로 하는 회로조립체.
  23. 제21항에 있어서, 상기 제1기판 상호접속 매체의 상기 전기 접점은 상기 제1기판 상호접속 매체의 상기 제1면에 배치되고, 상기 미세 와이어 도체의 상기 제2단부는 상기 제1기판 상호접속 매체 전기 접점에 접속되어 있는 것을 특징으로 하는 회로조립체.
  24. 제20항에 있어서, 상기 제1기판 상호접속 매체는 상기 반도체 다이 전기 접점을 노출시키기 위하여 상기 제1표면에서 상기 제2표면으로 관통하여 연장된 홀을 구비하는 것을 특징으로 하는 회로조립체.
  25. 제20항에 있어서, 상기 제1기판 상호접속 매체 전기 접점은 상기 제1기판 상호접속 매체의 상기 제1표면에 배치되고, 상기 회로조립체는, 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 가진 제1요소로서, 상기 제1요소 제1표면에 적어도 하나의 전기 접점이 배치되고, 상기 제1요소는 상기 제1기판 상호접속 매체 제1표면 상에 장착되고 그 제2표면에서 상기 제1기판 상호접속 매체 제1표면에 의하여 적어도 부분적으로 지지되며, 상기 제1기판 상호접속 매체 전기 접점이 노출되도록 배치된 제1요소를 더 포함하는 것을 특징으로 하는 회로조립체.
  26. 제20항에 있어서, 상기 회로조립체는 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 갖는 제2요소를 더 포함하며, 상기 제2요소는 상기 캐리어 부재에 장착되고, 상기 주장착면 및 상기 반도체 다이 사이에 배치되는 것을 특징으로 하는 회로조립체.
  27. 회로조립체 제조방법에 있어서, (a) 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 제1표면에 배치된 전기 접점을 구비한 반도체 다이를, 주장착면 및 다수의 전기 리드를 구비한 캐리어 부재상에 배치하는 단계로서, 상기 반도체 다이는 그 제2면에서 상기 주장착면에 의하여 적어도 부분적으로 지지되는 단계;(b) 실질적으로 평행하고 반대로 향하는 제1 및 제2 표면을 가진 제1기판 상호접속 매체로서, 상기 제1기판 상호접속 매체 제1표면에 전기 접점이 배치된 제1기판 상호 접속 매체를, 상기 반도체 다이 제1표면 상에 배치하는 단계로서, 상기 제1기판 상호접속 매체는 그 제2표면에서 상기 반도체 다이에 의하여 적어도 부분적으로 지지되고, 상기 제1기판 상호접속 매체는 상기 반도체 다이 전기 접점을 노출시키기 위하여 상기 제1기판 상호접속 매체 제1표면으로부터 상기 제1기판 상호접속 매체 제2표면으로 관통하여 연장된 홀을 구비하는 단계; 및 (c) 상기 제1기판 상호접속 매체 내의 상기 홀을 통하여 제1미세 와이어 도체가 연장되도록 상기 제1미세 와이어 도체의 제1단부를 상기 반도체 다이 전기 접점에 접속하는 단계를 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  28. 제27항에 있어서, 상기 제1미세 와이어 도체의 제2단부를 상기 제1기판 상호접속 매체 전기 접점에 접속하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  29. 제27항에 있어서, 단계 (a)가 수행되기 전에 상기 캐리어 부재의 상기 주장착면에 접착제를 도포하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  30. 제27항에 있어서, 단계 (b)가 수행되기 전에 상기 반도체 다이의 상기 제1표면에 접착제를 도포하는 단계를 더 포함하는것을 특징으로 하는 회로조립체 제조방법.
  31. 제27항에 있어서, 상기 제조방법이 실질적으로 평행하고 반대로 향하는 제1 및 제2표면을 가진 제1요소로서, 상기 제1요소 제1표면에 전기 접점이 배치된 제1요소를, 상기 제1기판 상호접속 매체의 상기 제1표면 상에 배치하는 단계를 더 포함하며, 상기 제1요소가 그 제2표면에서 상기 제1기판 상호접속 매체에 의하여 적어도 부분적으로 지지되며, 상기 제1요소가 상기 제1기판 상호접속 매체 전기 접점이 노출되도록 배치되는 것을 특징으로 하는 회로조립체 제조방법.
  32. 제31항에 있어서, 제2미세 와이어 도체의 제1단부를 상기 제1요소 전기 접점에 접속하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  33. 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 제1표면에 배치된 전기 접점을 갖는 반도체 다이 상에, 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과, 상기 제1표면에 배치된 전기 접점을 갖는 제1기판 상호접속 매체를 배치하는 단계로서, 상기 제1기판 상호접속 매체는 그 위에 수동 회로만이 장착되어 있으며, 그 제2표면에서 상기 반도체 다이 제1표면에 의하여 적어도 부분적으로 지지되며, 상기 반도체 다이 전기 접점이 노출되도록 배치되는 단계를 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  34. 제33항에 있어서, 상기 제조방법은 상기 반도체 다이 및 상기 제1기판 상호접속 매체를, 주장착면 및 다수의 전기 리드를 구비한 캐리어 부재 상에 배치하는 단계를 더 포함하며, 상기 반도체 다이가 그 제2표면에서 상기 주장착면에 의하여 적어도 부분적으로 지지되는 것을 특징으로 하는 회로조립체 제조방법.
  35. 제34항에 있어서, 제1미세 와이어 도체의 제1단부를 상기 전기 접점중의 하나에 접속하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  36. 제35항에 있어서, 상기 제1미세 와이어 도체의 제2단부를 상기 캐리어 부재 전기 리드 중의 하나에 접속하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  37. 제33항에 있어서, 상기 반도체 다이 및 상기 제1기판 상호접속 매체 사이에 접착제를 배치하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  38. 제34항에 있어서, 상기 캐리어 부재의 상기 주장착면 및 상기 반도체 다이 사이에 접착제를 배치하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
  39. 제33항에 있어서, 상기 제조방법은 실질적으로 평행하고 반대로 향하는 제1 및 제2표면과 상기 제1표면에 배치된 전기 접점을 가진 제2요소를, 상기 제1기판 상호접속 매체의 상기 제1표면 상에 배치하는 단계를 더 포함하며, 상기 제2요소가 그 제2표면에서 상기 제1기판 상호접속 매체에 의하여 적어도 부분적으로 지지되며, 상기 제2요소가 상기 제1기판 상호접속 매체 전기 접점이 노출되도록 배치되는 것을 특징으로 하는 회로조립체 제조방법.
  40. 제39항에 있어서, 제2미세 와이어 도체의 제1단부를 상기 제2요소 전기 접점에 접속하는 단계를 더 포함하는 것을 특징으로 하는 회로조립체 제조방법.
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