DE102006026023A1 - Halbleiterbauteil mit Halbleiterchipstapel und Kunststoffgehäuse sowie Verfahren zur Herstellung des Halbleiterbauteils - Google Patents

Halbleiterbauteil mit Halbleiterchipstapel und Kunststoffgehäuse sowie Verfahren zur Herstellung des Halbleiterbauteils Download PDF

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Stefan Landau
Eduard Knauer
Khalil Dr. Hosseini
Manfred Dr. Mengel
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Infineon Technologies AG
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Abstract

Die Erfindung betrifft ein Halbleiterbauteil (1) mit einem Halbleiterchipstapel (2) und einem Kunststoffgehäuse (3) sowie Verfahren zur Herstellung des Halbleiterbauteils (1). Das Halbleiterbauteil (1) ist auf einem Bauteilträger (4) aufgebaut, auf dem ein erster Halbleiterchip (5) mit seiner Rückseite (6) fixiert ist. Auf der Oberseite (7) des ersten Halbleiterchips (5) ist mindestens ein zweiter Halbleiterchip (8) mit seiner Rückseite (9) über eine Klebstoffschicht (10) aufgeklebt. Zwischen einer ersten Kunststoffgehäusemasse (11) des Kunststoffgehäuses (3) und den Randseiten (12, 13) der Klebstoffschicht und den Randeinheiten (14, 15) des zweiten Halbleiterchips (8) sowie der Oberseite (16) des zweiten Halbleiterchips (8) ist eine zweite Kunststoffmasse (17) derart angeordnet, dass die erste Kunststoffgehäusemasse (11) keinen physischen Kontakt zu dem zweiten Halbleiterchip (8) und zu der Kelbstoffschicht (10) aufweist.

Description

  • Die Erfindung betrifft ein Halbleiterbauteil mit einem Halbleiterchipstapel und einem Kunststoffgehäuse sowie Verfahren zur Herstellung des Halbleiterbauteils. Das Halbleiterbauteil ist auf einem Bauteilträger aufgebaut, auf dem ein erster Halbleiterchip mit seiner Rückseite fixiert ist. Auf der Oberseite des ersten Halbleiterchips ist mindestens ein zweiter Halbleiterchip mit seiner Rückseite über eine Klebstoffschicht aufgeklebt.
  • Ein derartiges Halbleiterbauteil ist aus der Druckschrift US 2004/0163843 A1 bekannt. Dabei weist das bekannte Halbleiterbauelement mit einem Halbleiterchipstapel nicht nur mindestens zwei Halbleiterchips auf, die vertikal aufeinander geklebt sind und von einer ersten Kunststoffgehäusemasse eingeschlossen sind, sondern besitzt zusätzlich ein nachgiebiges Element einer zweiten Kunststoffmasse, das auf einer Grenzfläche zwischen den mindestens zwei Halbleiterchips und der ersten Kunststoffgehäusemasse angeordnet ist, wobei das nachgiebige Element elastischer und flexibler als die erste Kunststoffgehäusemasse ist. Dieses nachgiebige Element ist entweder auf einzelnen Randseiten des ersten Halbleiterchips und des zweiten Halbleiterchips oder rund um einen oder beide Halbleiterchips oder auf der Oberseite des Halbleiterchipstapels angeordnet.
  • Das nachgiebige Element soll Deformationen und Verwerfungen der beiden Halbleiterchips aufgrund von unterschiedlichen thermischen Ausdehnungskoeffizienten zwischen erster Kunst stoffgehäusemasse und den Halbleiterchips vermindern. Ferner soll das nachgiebige Element horizontale und/oder vertikale Ausdehnungen der ersten Kunststoffgehäusemasse gegenüber dem Halbleiterchipstapel ermöglichen, ohne den Halbleiterchipstapel zu belasten oder zu schädigen. Als nachgiebige Elemente werden Polymere vorgeschlagen, die erst oberhalb von 260 °C schmelzen oder sich zersetzen, wobei diese Polymere aus Epoxiden, Polyketonen, Polyetherketonen, Polyethersulfonen, Polyethylen-Terephthalaten, Fluorethylen-Propylen-Copolymeren, Silikonen oder Gummi bestehen können. Obgleich das nachgiebige Element und die erste Kunststoffgehäusemasse beide aus Epoxidharz sein können, unterscheiden sie sich dadurch, dass die erste Kunststoffgehäusemasse einen Füller aufweist, der die erste Kunststoffgehäusemasse mechanisch und stabiler macht, während das Epoxydharz für das nachgiebige Element Weichmacher aufweist, welche die Elastizität und die Nachgiebigkeit unterstützen.
  • Dennoch löst dieses nachgiebige Element, das entweder auf den Randseiten oder auf der Oberseite des Halbleiterchipstapels angeordnet ist, nicht die Probleme, die der seit Juli 2004 als überarbeiteter Standard IPC/JEDEC J-STD-020-C geforderte MSL-Test (Moisture Sensitivity Level) für elektronische Bauteile vorsieht. Bei diesem Feuchtetest treten insbesondere bei Halbleiterbauteilen mit einem Chipstapel, bei denen die Halbleiterchips über eine Klebstoffschicht zusammengehalten werden, Delaminationsprobleme auf, die noch nicht durch das in der Druckschrift US 2004/0163843 A1 bekannte nachgiebige Element gelöst werden. Neben dem Problem des Eindringens von Feuchtemolekülen und Feuchteionen in die Klebstoffschichten hat sich auch gezeigt, dass eine zusätzliche Delamination zwischen Grenzflächen des zweiten Halbleiterchips des Halb leiterchipstapels und der ersten Kunststoffgehäusemasse bei den erforderlichen MSL-Tests auftritt.
  • Bei einem typischen MSL-Test der seit Juli 2004 überarbeiteten C-Fassung des oben erwähnten JEDEC-Standards schließt dieser MSL-Test eine Woche lang eine Lagerung der elektronischen Bauteile unter hoher Feuchte ein. Danach folgen drei Lötsimulationen in einem konventionellen Lötschmelzofen mit einem Temperaturprofil, das exakt für die Gehäuseoberflächentemperatur definiert ist. Danach werden die Bauteile inspiziert und elektrisch getestet. Anschließend wird mit einem Ultraschall-Abtastmikroskop überprüft, ob die inneren Adhäsionsflächen des Kunststoffgehäuses und speziell die Oberfläche der Halbleiterchips zu der ersten Kunststoffgehäusemasse sowie die Kontaktschichten des Drahtbondens delaminiert sind. Somit kann auf die Lebensdauer der Halbleiterbauteile und auf die Alterung der Grenzschichtadhäsion der ersten Kunststoffgehäusemasse geschlossen werden.
  • Der MSL-Test und die Löttemperatursimulation gehören zu einem ersten Schritt eines Halbleiterbauteilqualifikationsprozesses, um sicherzustellen, dass das Halbleiterbauteil zuverlässig einen Lötprozess des Kunden übersteht. Die garantierte maximale Löttemperatur und das MSL-Niveau werden entweder auf dem Bauteilgehäuse markiert und/oder stehen als Daten auf Anfrage zur Verfügung. Für Halbleiterbauteilgehäuse einer Dicke unter 1,6 mm sind Spitzenlöttemperaturen des J-020C-Standards von 260 °C vorgeschrieben, wobei der Bauteilkörper vom kleinstmöglichen Volumen bis über 2000 mm3 umfassen kann. Diese 260°C sind auch noch für Bauteilgehäuse einer Dicke zwischen 1,6 mm und 2,5 mm und einem Bauteilvolumen von kleiner 350 mm3 vorgeschrieben. Bei Gehäusedicken über 2,5 mm und größeren Volumina liegen die vorgeschriebenen Spitzentempera turen für den nach dem MSL-Test erfolgenden dreifachen Löttemperaturtest zwischen 245 °C bis 250 °C. Nach diesem Test können noch weitere Temperaturzyklentests angeschlossen werden, um Aussagen über die Zuverlässigkeit von Halbleiterbauteilen zu gewinnen.
  • Bei einer Kombination von MSL-Test, einem dreifachen Zyklus einer maximalen Löttemperatur von 260 °C und einem hundertfachen Thermozyklustest zwischen –55 °C und +150 °C ist bei Leistungshalbleiterbauteilen festgestellt worden, dass herkömmliche Halbleiterbauteile mit Halbleiterchipstapeln zu Delaminationen von Klebstoffschichten sowie zu einer Delamination zwischen einer ersten Kunststoffgehäusemasse und Grenzflächen zu dem gestapelten zweiten Halbleiterchip neigen.
  • Aufgabe der Erfindung ist es, ein Halbleiterbauteil anzugeben, das bei den oben angegebenen Testbedingungen, insbesondere beim standardisierten MSL-Test gemäß J-020-C, 2004, und anschließendem Löttemperaturtest bei Spitzentemperaturen von 260 °C sowie bei nachfolgenden Temperaturzyklentests, eine höhere Zuverlässigkeit erreicht, als es bisher Halbleiterbauteile mit einem Halbleiterchipstapel zeigen.
  • Gelöst wird diese Aufgabe mit dem Gegenstand der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein Halbleiterbauteil mit einem Halbleiterchipstapel und Kunststoffgehäuse sowie Verfahren zur Herstellung des Halbleiterbauteils angegeben. Dazu ist das Halbleiterbauteil auf einem Bauteilträger aufgebaut, auf dem ein erster Halbleiterchip mit seiner Rückseite fixiert ist. Auf der Oberseite des ersten Halbleiterchips ist mindestens ein zweiter Halbleiterchip mit seiner Rückseite über eine Klebstoffschicht aufgeklebt. Zwischen einer ersten Kunststoffgehäusemasse des Kunststoffgehäuses und den Randseiten der Klebstoffschicht sowie den Randseiten des zweiten Halbleiterchips und der Oberseite des zweiten Halbleiterchips ist eine zweite Kunststoffmasse derart angeordnet, dass die erste Kunststoffgehäusemasse keinen physischen Kontakt zu dem zweiten Halbleiterchip und zu der Klebstoffschicht aufweist.
  • Ein derartiges Halbleiterbauteil mit einem Halbleiterchipstapel, dessen zweiter Halbleiterchip sowie dessen Klebstoffschicht eine umhüllende zweite Kunststoffmasse aufweist, hat den Vorteil, dass bei der vorgeschriebenen Lagerung in einem Feuchtraum die Feuchtemoleküle und Feuchteionen nicht entlang der Grenzflächen zwischen dem zweiten Halbleiterchip und der ersten Kunststoffgehäusemasse bzw. zwischen dem zweitem Halbleiterchip und der Klebstoffschicht eindringen können, da die Randseiten der Klebstoffschicht sowie die Randseiten des zweiten Halbleiterchips und die Oberseite desselben von der zweiten Kunststoffmasse umhüllt sind, welche praktisch die empfindlichen Grenzflächen abdichtet.
  • Gleichzeitig dient diese zweite Kunststoffmasse zur Umhüllung oder zum Einbetten des zweiten Halbleiterchips mit der Klebstoffschicht dazu, die geforderten Spitzentemperaturen für die Simulation eines Lötprozesses zu überstehen. Das heißt, dass die Temperaturfestigkeit und damit der Erweichungspunkt der zweiten Kunststoffmasse über der Simulationslöttemperatur für den Löttest liegt, so dass vorzugsweise ein Material für die zweite Kunststoffmasse eingesetzt wird, das einen Schmelz- oder Zersetzungspunkt größer oder gleich 270 °C aufweist. Um von vornherein eine Delamination zwischen der zweiten Kunststoffmasse und der sie einbettenden ersten Kunst stoffgehäusemasse zu vermeiden, wird für die zweite Kunststoffmasse ein Material eingesetzt, das eine hohe Oberflächenaktivität insbesondere zu der ersten Kunststoffgehäusemasse aufweist, so dass eine hohe Adhäsion zu der ersten Kunststoffgehäusemasse von der zweiten Kunststoffmasse ausgeht.
  • In einer bevorzugten Ausführungsform der Erfindung ist der erste Halbleiterchip mit seiner Rückseite auf dem Bauteilträger aufgelötet, und nicht wie in dem oben zitierten Stand der Technik aufgeklebt, so dass hier bereits das Problem der Delamination nicht auftreten kann, solange ein Lotmaterial verwendet wird, das eine ausreichende Temperaturfestigkeit aufweist und damit die Simulationslottests bei 260 °C gemäß dem obigen überarbeiteten JEDC-Standard J-020-C von 2004 übersteht. Besonders vorteilhaft sind dafür eutektische Lotverbindungen, wie sie zwischen Gold- und Aluminiumschichten auftreten, geeignet, wobei die Aluminiumschicht auf der Rückseite des ersten Halbleiterchips und die Goldschicht auf dem Bauteilträger aufgebracht sind oder Diffusionslotschichten, die hochtemperaturfeste intermetallische Phasen ausbilden. Somit sind nicht nur die Klebstoffschichten zwischen den Halbleiterchips sondern auch die Grenzflächen zwischen dem gestapelten Halbleiterchip und der erste Kunststoffgehäusemasse ein Risiko, das jedoch durch die erfindungsgemäße hochtemperaturfeste und die kritischen Grenzflächen umhüllende und/oder einbettende zweite Kunststoffmasse gelöst wird.
  • In einer bevorzugten Ausführungsform der Erfindung ist der zu stapelnde zweite Halbleiterchip kleiner als der ersten Halbleiterchip. Dieses hat den Vorteil, dass Randbereiche der Oberseite des ersten Halbleiterchips frei bleiben, auf denen Kontaktflächen des ersten Halbleiterchips für Verbindungsele mente zum Bauteilträger und zum zweiten Halbleiterchip angeordnet werden können, zumal diese Kontaktflächen nicht von dem zweiten Halbleiterchip abgedeckt werden.
  • In einer bevorzugten Ausführungsform der Erfindung weist das Halbleiterbauteil Verbindungselemente zwischen den Halbleiterchips untereinander und/oder zwischen dem Halbleiterchipstapel und dem Bauteilträger auf. Dabei lassen sich die unterschiedlichsten Kombinationen ausführen, so dass beispielsweise für Versorgungsleitungen der erste Halbleiterchip über entsprechend dicke Aluminiumbonddrähte mit dem Bauteilträger verbunden ist und für entsprechende Signalverbindungen zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip dünne Goldbonddrähte als Signalverbindungen angeordnet sind. Auch ist es möglich, den zweiten Halbleiterchip über entsprechende Bonddrähte mit Kontaktanschlussflächen auf dem Bauteilträger zu verbinden.
  • In einer weiteren Ausführungsform der Erfindung sind nicht nur der zweite Halbleiterchip und die erste Kunststoffgehäusemasse durch eine zweite Kunststoffmasse vor mechanischer Beschädigung geschützt, sondern es sind auch die Verbindungselemente von der Kunststoffmasse derart umgeben, dass die erste Kunststoffgehäusemasse keinen physischen Kontakt zu den Verbindungselementen aufweist. Diese Ausführungsform der Erfindung hat den Vorteil, dass die zweite Kunststoffmasse nicht selektiv auf den zweiten Halbleiterchip und auf die Randseiten der Kunststoffschicht aufzubringen ist, sondern dass die zweite Kunststoffmasse auf einfache Weise z. B. durch Tauchen des Halbleiterchipstapels mit Verbindungselementen oder durch Aufsprühen der zweiten Kunststoffmasse auf den Halbleiterchipstapel mit Verbindungselementen ohne aufwendige Selektivität aufgebracht werden kann.
  • Dabei kann in vorteilhafter Weise die zweite Kunststoffmasse eine Umhüllung des zweiten Halbleiterchips und der Klebstoffschicht bilden oder es können der zweite Halbleiterchip und die Klebstoffschicht sowie Teile der Verbindungselemente in die Kunststoffmasse eingebettet werden. Das Einbetten hat den Vorteil, dass durch einfaches Dispensen die zweite Kunststoffmasse auf dem zweiten Halbleiterchip aufgebracht werden kann, so dass der gesamte Halbleiterchip und Teile der Oberseite des ersten Halbleiterchips sowie Teile der Verbindungselemente in der zweiten Kunststoffmasse eingebettet sind. Dabei ergibt sich eine vorteilhafte Ausführungsform der Erfindung, bei der die zweite Kunststoffmasse teilweise die Randbereiche der Oberseite des ersten Halbleiterchips, vorzugsweise im Bereich von Kontaktflächen für die Verbindungselemente, abdeckt.
  • Als zweite Kunststoffmasse wird vorzugsweise ein Polymer mit hoher Temperaturbeständigkeit, großer Oberflächenaktivität und hydrophoben Eigenschaften eingesetzt. Für die zweite Kunststoffmasse können sowohl Thermoplaste als auch Duroplaste eingesetzt werden, sofern sie die hohe Temperaturbeständigkeit und die große Oberflächenaktivität einschließlich einer Feuchte abweisenden Eigenschaft aufweisen. Neben den bekannten Polyamiden- und Epoxydharzen, jedoch mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität, sind insbesondere Phenolharze, Aminoharze und/oder ein Polyesterharz mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität als einhüllende zweite Kunststoffschicht und/oder als einbettende zweite Kunststoffmasse geeignet. Darüber hinaus ist es auch möglich temperaturfeste flüssigkristalline Polymere einzusetzen, sofern sie die geforderte Temperaturbeständigkeit und die große Oberflächenaktivität aufweisen. Weitere bevorzugte zweite Kunststoffmassen weisen ein modifiziertes Siliconpolymer oder ein Polybenzoxazol, ein Polybenzimidazol, ein Polyisocyanat und/oder ein Polyurethan mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität auf.
  • Wird die zweite Kunststoffmasse als geschlossene Kunststoffhülle mindestens für den zweiten Halbleiterchip und die Klebstoffschicht eingesetzt, so weist die Kunststoffhülle eine Hüllendicke dH zwischen einigen 100 Nanometern und wenigen Millimetern, vorzugsweise zwischen 0,5 μm ≤ dH ≤ 2000 μm, auf. Bei einer weiteren Ausführungsform der Erfindung weist der erste Halbleiterchip ein Leistungshalbleiterbauelement und der zweite Halbleiterchip ein Sensorbauelement auf. Vorzugsweise weist das Halbleiterbauteil dazu einen TO220-Gehäusetyp auf. Jedoch ist die erfindungsgemäße Lösung auch für andere Gehäusetypen wie einem BGA-Gehäusetyp (ball grid array) einsetzbar.
  • Ein Verfahren zur Herstellung eines Halbleiterbauteils mit einem Halbleiterchipstapel weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Bauteilträger mit Kontaktanschlussflächen für Verbindungselemente und für einen ersten Halbleiterchip auf der Oberseite des Bauteilträgers und Außenkontaktflächen auf der Unterseite des Bauteilträgers hergestellt. Anschließend wird ein erster Halbleiterchip auf einer Kontaktanschlussfläche des Bauteilträgers, die auch Chipanschlussfläche genannt wird, fixiert. Danach wird auf die Oberseite des ersten Halbleiterchips ein zu stapelnder Halbleiterchip mittels einer Klebstoffschicht angeordnet. Anschließend können Verbindungselemente zwischen den Halbleiterchips und/oder zwischen dem Halbleiterchipstapel und dem Bauteilträger angebracht werden. Schließlich erfolgt ein Um hüllen mindestens der Randseiten der Klebstoffschicht und der Randseiten des zweiten Halbleiterchips sowie der Oberseite des zweiten Halbleiterchips mit einer temperaturfesten zweiten Kunststoffmasse. Schließlich wird eine erste Kunststoffgehäusemasse unter Einbetten des umhüllten Halbleiterchipstapels und der Verbindungselemente auf dem Bauteilträger unter Freilassen der Außenkontakte auf der Unterseite des Bauteilträgers aufgebracht.
  • Dieses Verfahren hat den Vorteil, dass ein Halbleiterbauteil geschaffen wird, bei dem durch die Kombination von zwei Kunststoffmassen unterschiedlicher Funktion ein mechanisch geschütztes und für hohe Löttemperaturen widerstandsfähiges Halbleiterbauteil geschaffen wird. Der mechanische Schutz wird durch die zweite Kunststoffmasse, welche unmittelbar den zweiten Halbleiterchip und die Klebstoffschicht schützt, gewährleistet, während die erste Kunststoffgehäusemasse mit ihren Füllstoffpartikeln eine stabile Kontur des Kunststoffgehäuses bildet.
  • Ein Verfahren zur Herstellung mehrerer Halbleiterbauteile mittels eines Flachleiterrahmens weist die nachfolgenden Verfahrensschritte auf. Zunächst werden unterschiedliche Halbleiterwafer für die ersten Halbleiterchips bzw. für die zu stapelnden zweite Halbleiterchips mit mehreren Halbleiterchippositionen auf den Halbleiterwafern hergestellt, wobei die Halbleiterchippositionen auf der Oberseite des Halbleiterwafers Kontaktflächen für Verbindungselemente aufweisen. Anschließend wird der Halbleiterwafer in einzelne ersten Halbleiterchips bzw. einzelne zu stapelnde zweiten Halbleiterchips aufgetrennt.
  • Ferner wird ein Flachleiterrahmen mit mehreren Halbleiterbauteilpositionen hergestellt, wobei in den Halbleiterbauteilpositionen Halbleiterbauteilträger mit Flachleitern und Kontaktanschlussflächen für Verbindungselemente sowie mit Außenkontaktflächen und mit Chipträger für Halbleiterchipstapel angeordnet sind. Auf den Chipträgern des Flachleiterrahmens werden in den Halbleiterbauteilpositionen zunächst die ersten Halbleiterchips fixiert und anschließend auf diesen die zu stapelnden zweiten Halbleiterchips mittels Klebstoffschichten aufgeklebt.
  • Danach kann in jedem der Halbleiterbauteilpositionen das Anbringen von Verbindungselementen zwischen den Halbleiterchips untereinander und den Kontaktanschlussflächen von Flachleitern des Flachleiterrahmens erfolgen. Schließlich werden die Randseiten der Klebstoffschichten und die Randseiten der zweiten Halbleiterchips sowie der Oberseiten der zweiten Halbleiterchips mit einer temperaturfesten zweiten Kunststoffmasse umhüllt. Anschließend erfolgt ein Aufbringen einer erste Kunststoffgehäusemasse in den Halbleiterbauteilpositionen des Flachleiterrahmens unter Einbetten der umhüllten Halbleiterchipstapel und der Verbindungselemente und unter Freilassen von Außenkontaktflächen der Flachleiter des Flachleiterrahmens. Schließlich wird der Flachleiterrahmen in einzelne Halbleiterbauelemente aufgetrennt, wonach die Randseiten des Halbleiterbauteils und die Unterseite des Halbleiterbauteils Außenkontaktflächen aufweisen.
  • Ein derartiges Verfahren hat den Vorteil, dass gleichzeitig mehrere Halbleiterbauelemente entstehen und dass durch ein selektives Aufbringen einer von der erste Kunststoffgehäusemasse unterschiedlichen zweiten Kunststoffmasse in den Halbleiterbauteilpositionen des Flachleiterrahmens ein Schutz für die zweiten Halbleiterchips sowie ein Schutz für die Klebstoffschichten der zweiten Halbleiterchips entsteht.
  • Bei einem weiteren Verfahren zur Herstellung mehrerer Halbleiterbauteile wird anstelle eines Flachleiterrahmens ein Nutzen eingesetzt, der in mehreren Halbleiterbauteilpositionen Bauteilträger in Form von Verdrahtungssubstraten aufweist. Da ein derartiger Nutzen eine isolierende Substratplatte aufweist, die auf ihrer Oberseite und/oder auf ihrer Unterseite entsprechende Verdrahtungsstrukturen und dazwischen durch die Substratplatte hindurchgehende Durchkontakte aufweist, lassen sich auf Basis eines derartigen Nutzens mehrere Halbleiterbauteile aufbauen, wobei die ersten Halbleiterchips und die zu stapelnden Halbleiterchips wiederum aus Halbleiterwafern hergestellt werden. Die ersten Halbleiterchips und die zu stapelnden zweiten Halbleiterchips werden nun nicht auf Chipträgern gestapelt, sondern auf entsprechenden Kontaktanschlussflächen der Verdrahtungsstruktur der Substratplatte, welche die Bauteilträger aufweist.
  • Nach Herstellen der Halbleiterchipstapel und dem Anbringen der Verbindungselemente erfolgt wiederum ein Umhüllen mindestens der Randseiten der Klebstoffschichten und der Randseiten der zweiten Halbleiterchips sowie der Oberseiten der zweiten Halbleiterchips mit einer temperaturfesten zweiten Kunststoffmasse. Diese temperaturfeste zweite Kunststoffmasse unterscheidet sich von der ersten Kunststoffgehäusemasse dadurch, dass sie elastischer als diese ist und neben der Temperaturfestigkeit eine hohe Oberflächenaktivität besitzt, so dass eine verbesserte Adhäsion zu dem zweiten Halbleiterchip und zu der Klebstoffschicht vorhanden ist und gleichzeitig auch eine hohe Adhäsion zu der erste Kunststoffgehäusemasse gewährleistet ist. Auf die Substratplatte mit umhülltem Halb leiterchipstapel und Verbindungselementen wird dann eine erste Kunststoffgehäusemasse aufgebracht, welche den umhüllten Halbleiterchipstapel und die Verbindungselemente derart einbettet, dass eine Verbundplatte entsteht, welche anschließend dann in einzelne Halbleiterbauteile durch Auftrennen des Nutzens aufgeteilt wird.
  • Dieses Verfahren hat den Vorteil, dass wiederum gleichzeitig eine Vielzahl von erfindungsgemäßen Halbleiterbauteilen hergestellt werden können. Bei einem bevorzugten Durchführungsbeispiel des Verfahrens wird der erste Halbleiterchip mit seiner Rückseite auf dem Bauteilträger stoffschlüssig durch Auflöten, Diffusionslöten und/oder durch Auflegieren fixiert. Dabei wird eine Lotverbindung erreicht, die über 260 °C temperaturfest ist, zumal die Löttemperatursimulationen bei Temperaturen von 260 °C durchzuführen sind.
  • Der zu stapelnden Halbleiterchip wird mit seiner Rückseite auf die Oberseite des ersten Halbleiterchips aufgeklebt, so dass die auf der Oberseite des zu stapelnden Halbleiterchips angeordneten Kontaktflächen für ein Anbringen von Verbindungselementen frei zugänglich bleiben. Beim Anbringen der Verbindungselemente werden zwischen den Halbleiterchips Signalbonddrähte vorzugsweise aus Golddraht auf entsprechende Kontaktflächen der Halbleiterchips gebondet. Für ein Anbringen von Verbindungselementen zwischen dem ersten Halbleiterchip und den Kontaktanschlussflächen des Bauteilträgers werden Aluminiumbonddrähte zur Stromversorgung und Goldbonddrähte zur Signalübertragung gebondet. Auch Kupferbonddrähte oder Kupferbondbänder haben sich bewährt, um erste Halbleiterchips mit hohen Strömen zu versorgen.
  • Zum Umhüllen des zweiten Halbleiterchips sowie den Randseiten der Klebstoffschicht wird die zweite Kunststoffmasse aufdispensiert, aufgesprüht, aufgeschleudert oder mittels Eintauchen in ein Kunststoffbad mit anschließendem Trocknen und Aushärten aufgebracht. Dabei wird vorzugsweise eine zweite Kunststoffmasse eingesetzt, die sich gleichzeitig photolithographisch strukturieren lässt, um die Oberflächen von der temperaturfesten zweiten Kunststoffmasse soweit erforderlich zu befreien. Andererseits ist es auch möglich insbesondere beim Aufsprühen eine Schablone einzusetzen, um die Oberflächen, die nicht beschichtet werden sollen, vor dem Aufbringen der temperaturfesten zweiten Kunststoffmasse zu schützen.
  • Schließlich kann die zweite Kunststoffmasse auch durch Strahldrucken, ähnlich wie bei einem Tintenstrahldrucker, aufgebracht werden, so dass ein selektives Aufbringen der zweiten Kunststoffmasse auf den vorgesehenen Randseiten der Klebstoffschicht und den Randseiten des zweiten Halbleiterchips sowie auf dessen Oberfläche selektiv aufgebracht werden kann. Als zweite Kunststoffmasse wird eine der oben erwähnten Thermoplaste oder Duroplaste, insbesondere der oben erwähnten Polymere, eingesetzt, so dass sich eine Wiederholung der in Frage kommenden Stoffe erübrigt. Jedoch ist darauf hinzuweisen, dass Mischungen der oben erwähnten Stoffe und auch Copolymerisate der oben erwähnten Stoffe für die zweite Kunststoffschicht zum Einsatz kommen können.
  • Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
  • 1 zeigt einen schematischen Querschnitt eines Halbleiterbauteils mit Halbleiterchipstapel und einer delaminationsgefährdeten Grenzschicht;
  • 2 zeigt einen schematischen Querschnitt des Halbleiterbauelements gemäß 1 mit weiteren delaminationsgefährdeten Grenzschichten;
  • 3 zeigt einen schematischen Querschnitt eines Halbleiterbauteils mit umhüllender Kunststoffschicht aus einer zweiten Kunststoffmasse gemäß einer ersten Ausführungsform der Erfindung;
  • 4 zeigt einen schematischen Querschnitt eines Halbleiterbauteils mit einer einbettenden zweiten Kunststoffmasse gemäß einer zweiten Ausführungsform der Erfindung;
  • 5 zeigt einen schematischen Querschnitt eines Halbleiterbauteils gemäß einer dritten Ausführungsform der Erfindung.
  • 1 zeigt einen schematischen Querschnitt eines Halbleiterbauteils 35 mit Halbleiterchipstapel 2 und einer delaminationsgefährdeten Grenzschicht 36, wenn ein derartiges Halbleiterbauteil 35 einem MSL-Test (Moisture Sensitivity Level Test) für eine Woche in einem Feuchtraum und einem anschließenden vorzugsweise dreifachen Lötsimulationstest bei einer Spitzentemperatur von 260 °C und nachfolgenden thermischen Wechselbelastungen mit 100 Temperaturzyklen zwischen –55 °C und +150 °C ausgesetzt ist. Dabei kriechen die H2O-Wassermoleküle und insbesondere die noch kleineren OH–1-Ionen und H+-Wasserstoffionen entlang den Grenzschichten zwischen Bauteilträger 31 mit aufgebrachten Halbleiterchipflächen der Halbleiterchips 5 und 8 und der ersten Kunststoffgehäusemasse 11 des Kunststoffgehäuses 3 bis hin zu der mit Punkten ge kennzeichneten delaminationsgefährdeten Grenzschicht 36 zwischen einer Klebstoffschicht 10 und der stoffschlüssig zu verbindenden Rückseite 9 des zu stapelnden zweiten Halbleiterchips 8 mit der Oberseite 7 eines ersten Halbleiterchips 5 des Halbleiterchipstapels 2. Dabei dringen die Feuchtemoküle und – ionen über die Randseiten 12 und 13 der Klebstoffschicht 10 in die delaminationsgefährdeten Grenzschicht 36 ein.
  • Die während der gemäß JEDEC -Standard, 2004 J/020-C modifizierten einwöchigen Feuchtraumlagerung in die zutestenden Halbleiterbauteile eingedrungenen Feuchtemoleküle und -ionen des Wasserdampfes, sorgen bei den nachfolgenden Lötsimulationsschritten und Temperaturzyklustestschritten dafür, dass eine im Ultraschallmikroskop deutlich erkennbare Delamination entlang der mit Punkten gekennzeichneten Linie der delaminationsgefährdeten Grenzschicht 36 zwischen der Klebstoffschicht 10 und den Halbleiterchips 5 und 8 des Halbleiterchipstapels 2 auftritt.
  • 2 zeigt einen schematischen Querschnitt des Halbleiterbauelements 35 gemäß 1 mit weiteren delaminationsgefährdeten Grenzschichten 36. Da die Feuchtemoleküle und Feuchteionen auch entlang der Randseiten 14 und 15 sowie der Oberseite 16 des gestapelten zweiten Halbleiterchips 8 kriechen, ergeben sich weitere delaminationsgefährdete Grenzschichten 36, die in 2 mit Punkten gekennzeichnet sind, zwischen der Kunststoffgehäusemasse 11 und den Randseiten 14 und 15 des gestapelten zweiten Halbleiterchips 8 sowie der Oberseite 16 desselben.
  • Während der in diesem Testbeispiel gezeigte erste Halbleiterchip 5 des Halbleiterbauteil 35 mit einer Rückseite 6 auf ei nem Chipträger 31 durch eine Weichlotverbindung, oder eine eutektische Lotverbindung und/oder eine Diffusionslotverbindung fixiert ist, die weniger von den Wassermolekülen bzw. Wasserionen gefährdet ist, wirken sich derartige feuchte Moleküle und Ionen besonders gravierend als Delaminationsverursacher für die Klebstoffschicht 10 und dem auf der Klebstoffschicht 10 angeordneten zweiten Halbleiterchip 8 mit seinen Halbleiterchipflächen aus. Außerdem wird durch eine Formgebung des Chipträgers 31 eine formschlüssige Verbindung zwischen der ersten Kunststoffgehäusemasse 11 und dem Chipträger 31 mit aufgelötetem ersten Halbleiterchip 5 hergestellt, die weniger delaminationsgefährdet ist, selbst wenn Feuchtemoleküle und -ionen in die Grenzschichten eindringen, als der gestapelte zweite Halbleiterchip mit seinen Grenzflächen zu der ersten Kunststoffgehäusemasse 11.
  • 3 zeigt einen schematischen Querschnitt eines Halbleiterbauteils 1 mit umhüllender Kunststoffschicht 24 aus einer zweiten Kunststoffmasse 17 gemäß einer Ausführungsform der Erfindung. Dazu wird eine umhüllende Kunststoffschicht 24 aus einer zweiten Kunststoffmasse 17 vor dem Aufbringen der ersten Kunststoffgehäusemasse 11 und nach dem Anbringen von Verbindungselementen 21 in Form von Aluminiumbonddrähten 22 und/oder Goldbonddrähten 23 zwischen den gestapelten Halbleiterchips 5 und 8 untereinander oder zwischen dem Halbleiterchipstapel 2 und Kontaktanschlussflächen 26 auf beispielsweise Flachleitern 32 eines Flachleiterrahmens 29 aufgebracht. Diese umhüllende Kunststoffschicht 24 weist eine zweite Kunststoffmasse 17 auf, welche die Randseiten 12 und 13 der Klebstoffschicht 10 und die Randseiten 14 und 15 des gestapelten zweiten Halbleiterchips 8 sowie die Oberseite 16 des zweiten Halbleiterchips 8 mit ihren Kontaktflächen 33 besser gegen Feuchteangriffe mit anschließendem Temperaturlotbelas tungstests und Thermowechselbelastungstests schützt als die erste Kunststoffmasse.
  • Dadurch wird sowohl die Delaminationsgefahr zwischen dem gestapelten zweiten Halbleiterchip 8 und seinen Oberflächen zur ersten Kunststoffgehäusemasse 11 als auch die Delaminationsgefahr zwischen Klebstoffschicht 10 und gestapeltem zweitem Halbleiterchip 8 vermindert. Für eine derartige Schutzverkapselung in Form einer zweiten Kunststoffmasse 17, die eine umhüllende Kunststoffschicht 24 ausbildet, können zweite Kunststoffmassen mit entsprechender Temperaturbeständigkeit über 260 °C und geeigneter hoher Oberflächenaktivität verwendet werden, die eine gute Haftung auf dem zweiten Halbleiterchip 8 und auf der Klebstoffschicht 10 und zu der ersten Kunststoffgehäusemasse 11 des Kunststoffgehäuses 3 sicherstellen.
  • Dazu werden bevorzugt als zweite Kunststoffmasse Kunststoffe aus den Polymer-Klassen Polyimide, Polybenzoxazole, Polybenzimidazole, Polyisocyanate, Polyurethane, flüssigkristalline Polymere, hochtemperaturbeständige Thermoplaste und/oder Duroplaste in Form von Epoxiden, Phenolen, ungesättigten Polyestern oder Aminoharze eingesetzt. Auch modifizierte Siliconpolymere und Silikone sowie Copolymere, die mindestens eine der vorher erwähnten Komponenten aufweisen, sowie Mischungen aus den oben genannten Polymeren können in der zweiten Kunststoffmasse enthalten sein.
  • Dadurch werden die folgenden Vorteile erreicht:
    • 1. eine Erhöhung der Haftfestigkeit und der Zuverlässigkeit der Klebstoffschicht 10,
    • 2. eine Erhöhung der Haftfestigkeit zwischen der erstem Kunststoffgehäusemasse 11 und dem gestapelten zweiten Halbleiterchip 8,
    • 3. ein Schutz und eine pysische Entkopplung des aufgeklebten zweiten Halbleiterchips 8 von der Oberseite 7 des ersten Halbleiterchips gegenüber mechanischen und überwiegend dynamisch mechanischen Spannungen im Kunststoffgehäuse 3, welche durch die erste Kunststoffgehäusemasse 11, die wesentlich höheren thermischen Ausdehnungskoeffizient als der Halbleiterchipstapel aufweist, induziert werden.
    • 4. Durch die Aufbringung der obigen umhüllenden Schutzschicht aus zweiter Kunststoffmasse 17 wird eine deutliche Erhöhung der Anbindungsfläche des zweiten Halbleiterchips 8 an den ersten Halbleiterchip 5 erreicht, so dass bei konstanter Gehäusespannung durch die Kunststoffgehäusemasse 11 diese thermisch verursachte Spannung auf eine vergrößerte Haftfläche einwirkt und somit die Scherkräfte durch Verteilung der Spannung auf eine größere Fläche vorteilhaft reduziert werden.
    • 5. Auch ein Schutz der Bondverbindungsdrähte kann insbesondere an den kritischen Stellen des Übergangs von Kontaktflächen 20 des ersten Halbleiterchips 5 sowie Kontaktflächen 33 des zweiten Halbleiterchips 8 auf die Bonddrähte 22 bzw. 23 vor mechanischer Beschädigung verbessert werden.
  • Dazu wird eine umhüllende Kunststoffschicht 24 aus der zweiten Kunststoffmasse 17 in einer Hüllendicke dH zwischen 0,5 μm ≤ dH ≤ 2000 μm verwendet, wobei vorzugsweise eine umhüllende Kunststoffschicht 24 eine Dicke dS zwischen 0,5 μm ≤ dS ≤ 100 μm aufweist. Der Dickenbereich dM zwischen 100 μm ≤ dM ≤ 2000 μm wird in dem nachfolgenden zweiten Ausführungsbeispiel des Halbleiterbauelements mit der nachfolgenden Figur gezeigt.
  • 4 zeigt einen schematischen Querschnitt eines Halbleiterbauteils 30 mit einbettender zweiter Kunststoffmasse 25 gemäß einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in 3 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Auch bei diesem zweiten Ausführungsbeispiel des Halbleiterbauteils 30 ist der Halbleiterchipstapel 2 auf einer Oberseite 34 eines Bauteilträgers 4, der in diesem Fall einen Chipträger 31 aufweist, angeordnet. Auf der Unterseite 28 des Halbleiterbauteils 30 sind frei zugängliche Außenkontaktflächen 27 aus Flachleiterenden 32 mit Außenkontaktflächen 27 ebenfalls auf den Randseiten der durchtrennten Flachleiterenden 32 angeordnet.
  • Der Unterschied zu der ersten Ausführungsform der Erfindung gemäß 3 besteht darin, dass nicht eine dünne Kunststoffschicht zum Schutz der kritischen delaminationsgefährdeten Grenzflächen auf die Oberseite 7 mit den Kontaktflächen 20 des ersten Halbleiterchips 5 aufgebracht wird, sondern vielmehr eine einbettende Kunststoffmasse 25 aus den gleichen Materialien, wie sie oben erwähnt werden, in einer Dicke dM zwischen 100 μm ≤ dM ≤ 2000 μm aufgebracht wird. Diese Schutzkappe aus der zweiten Kunststoffmasse 17 mit geeigneter Temperaturfestigkeit über 260 °C und einem Schmelzpunkt oder Zersetzungspunkt größer gleich 270 °C und einer hohen Oberflächenaktivität schützt nun nicht nur die Klebstoffschicht 10 und die gefährdeten Flächen des zweiten Halbleiterchips 8 sondern auch die Randbereiche 18 und 19 der Oberseite 7 des ersten Halbleiterchips 5 mit den Bondanschlüssen sowohl der Signalbonddrähte 23 vorzugsweise aus einer Goldlegierung als auch der dickeren Aluminiumbonddrähte 22 für eine Stromversorgung des ersten Halbleiterchips 5.
  • 5 zeigt einen schematischen Querschnitt eines Halbleiterbauteils 40 gemäß einer dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichem Bezugszeichen gekennzeichnet und nicht extra erörtert. Diese dritte Ausführungsform der Erfindung weist einen BGA-Gehäusetyp auf, bei dem der Bauteilträger 4 aus einer Substratplatte 37 eines Nutzens 38 aufgebaut ist, wobei der Nutzen 38 eine Mehrzahl von Bauteilträgern 4 als Substratplatte 37 aufweist und auf der Oberseite 34 des Bauteilträgers 4 eine Verdrahtungsstruktur 39 der Substratplatte 34 angeordnet ist. Die Oberseite der Substratplatte 37 weist Kontaktanschlussflächen 26 für die Verbindungselemente 21 und eine großflächige Kontaktanschlussfläche 26 für den Halbleiterchipstapel 2 auf. Durchkontakte 41 durch die Substratplatte 37 verbinden die Kontaktanschlussflächen 26 mit Außenkontaktflächen 27, auf denen in diesem Fall Lotbälle 42 als Außenkontakte 43 angeordnet sind.
  • Für diese dritte Ausführungsform der Erfindung wurde die in 4 gezeigte Lösung einer einbettenden zweiten Kunststoffmasse 25 zum Schutz des ersten Halbleiterchips 8 und seiner Klebstoffschicht 10 gewählt. Gleichzeitig sind auch die Randbereiche 18 und 19 der Oberseite 7 des ersten Halbleiterchips 5 mit den Kontaktflächen 20 für die Bondverbindungen 22 und 23 vor einer Delamination durch einen MSL-Test mit anschließender dreifacher Löttemperatursimulation und weiteren mindestens 100 thermischen Wechselbelastungen geschützt. Die 5 soll darüber hinaus verdeutlichen, dass die erfindungsgemäße Grundidee praktisch unabhängig von den unterschiedlichen Gehäusetypen geeignet ist, um Halbleiterbauteile der Leistungselektronik vor einer Delamination von Grenzflächen aufgrund der oben erwähnten zu Testbedingungen schützen.
    • 1
    Halbleiterbauteil (1. Ausführungsform)
    2
    Halbleiterchipstapel
    3
    Kunststoffgehäuse
    4
    Bauteilträger
    5
    erster Halbleiterchip
    6
    Rückseite des ersten Halbleiterchips
    7
    Oberseite des ersten Halbleiterchips
    8
    zweiter Halbleiterchip
    9
    Rückseite des zweiten Halbleiterchips
    10
    Klebstoffschicht
    11
    erste Kunststoffgehäusemasse
    12
    Randseite der Klebstoffschicht
    13
    Randseite der Klebstoffschicht
    14
    Randseite des zweiten Halbleiterchips
    15
    Randseite des zweiten Halbleiterchips
    16
    Oberseite des zweiten Halbleiterchips
    17
    zweite Kunststoffmasse
    18
    Randbereich des ersten Halbleiterchips
    19
    Randbereich des ersten Halbleiterchips
    20
    Kontaktfläche des ersten Halbleiterchips
    21
    Verbindungselement
    22
    Aluminiumbonddraht
    23
    Goldbonddraht bzw. Signalbonddraht
    24
    umhüllende Kunststoffschicht
    25
    einbettende Kunststoffschicht
    26
    Kontaktanschlussfläche des Bauteilträgers
    27
    Außenkontaktfläche
    28
    Unterseite des Bauteilträgers
    29
    Flachleiterrahmen
    30
    Halbleiterbauteil (2. Ausführungsform)
    31
    Chipträger
    32
    Flachleiter bzw. Flachleiterende
    33
    Kontaktfläche des zweiten Halbleiterchips
    34
    Oberseite des Bauteilträgers
    35
    Halbleiterbauteil (Stand der Technik)
    36
    delaminationsgefährdete Grenzschicht
    37
    Substratplatte
    38
    Nutzen
    39
    Verdrahtungsstruktur
    40
    Halbleiterbauteil (3. Ausführungsform)
    41
    Durchkontakt
    42
    Lotball
    43
    Außenkontakt

Claims (32)

  1. Halbleiterbauteil mit einem Halbleiterchipstapel (2), wobei auf einem Bauteilträger (4) ein erster Halbleiterchip (5) mit seiner Rückseite (6) fixiert ist und auf der Oberseite (7) des ersten Halbleiterchips (5) mindestens ein zweiter Halbleiterchip (8) mit seiner Rückseite (9) über eine Klebstoffschicht (10) geklebt ist, und wobei zwischen einer ersten Kunststoffgehäusemasse (11) und den Randseiten (12, 13) der Klebstoffschicht (10) und den Randseiten (14, 15) des zweiten Halbleiterchips (8) sowie der Oberseite (16) des zweiten Halbleiterchips (8) eine zweite Kunststoffmasse (17) derart angeordnet ist, dass die erste Kunststoffgehäusemasse (11) keinen physischen Kontakt zu dem zweiten Halbleiterchip (8) und zu der Klebstoffschicht (10) aufweist.
  2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Halbleiterchip (8) kleiner als der erste Halbleiterchip (5) ist.
  3. Halbleiterbauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass mindestens ein Randbereich (18, 19) des ersten Halbleiterchips (5) Kontaktflächen (20), die nicht von dem zweiten Halbleiterchip (8) bedeckt sind, aufweist.
  4. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauteil (1) Verbindungselemente (21) zwischen den Halbleiterchips (5, 8) untereinander und zwi schen dem Halbleiterchipstapel (2) und dem Bauteilträger (4) aufweist.
  5. Halbleiterbauteil nach Anspruch 4, dadurch gekennzeichnet, dass die Verbindungselemente (21) zwischen dem zweiten Halbleiterchip (8) und dem ersten Halbleiterchip (5) Goldbonddrähte (23) und zwischen dem ersten Halbleiterchip (5) und dem Bauteilträger (4) Aluminiumbonddrähte (22) aufweisen.
  6. Halbleiterbauteil nach Anspruch 4 oder Anspruch 5 dadurch gekennzeichnet, dass zwischen den Verbindungselementen (21) und der ersten Kunststoffgehäusemasse (11) die zweite Kunststoffmasse (17) derart angeordnet ist, dass die erste Kunststoffgehäusemasse (11) mit den Verbindungselementen (21) nicht in physischem Kontakt ist.
  7. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) eine den zweiten Halbleiterchip (8) mit der Klebstoffschicht umhüllende Kunststoffschicht (24) ist.
  8. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) eine einbettende zweite Kunststoffmasse (25) ist.
  9. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) teilweise die nicht von dem zweiten Halbleiterchip (8) bedeckte Oberseite (7) des ersten Halbleiterchips (5) mindestens im Bereich von Kontaktflächen (20) für die Verbindungselemente (21) abdeckt.
  10. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) ein Polymer mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aufweist.
  11. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) ein Thermoplast oder ein Duroplast mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aufweist.
  12. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) ein Polyimid mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aufweist.
  13. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) ein Phenolharz, ein Aminoharz und/oder ein Polyesterharz mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aufweist.
  14. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) ein flüssigkristallines Polymer mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aufweist.
  15. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) ein modifiziertes Siliconpolymer mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aufweist.
  16. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) ein Polybenzoxazol, ein Polybenzimidazol, ein Polyisocyanat und/oder ein Polyurethan mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aufweist.
  17. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) eine Temperaturbeständigkeit von über 260 °C aufweist und die Schmelz- oder Zersetzungstemperatur der zweiten Kunststoffmasse nicht unter 270 °C liegt.
  18. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Kunststoffmasse (17) eine geschlossene Kunststoffhülle mindestens für den zweiten Halbleiterchip (8) und die Klebstoffschicht (10) bildet und eine Hüllendicke dH zwischen einigen 100 Nanometern und wenigen Millimetern, vorzugsweise zwischen 0,5 μm ≤ dH ≤ 2000 μm aufweist.
  19. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Halbleiterchip (5) ein Leistungshalbleiterbauelement und der zweite Halbleiterchip (8) ein Sensorbauelement aufweist.
  20. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauteil (1) einen TO-Gehäusetyp aufweist.
  21. Halbleiterbauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleiterbauteil (1) einen BGA-Gehäusetyp aufweist.
  22. Verfahren zur Herstellung eines Halbleiterbauteils mit einem Halbleiterchipstapel (2), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen eines Bauteilträgers (4) mit Kontaktanschlussflächen (26) für Verbindungselemente (21) und für einen ersten Halbleiterchip (5) auf seiner Oberseite (7) und Außenkontaktflächen (27) auf seiner Unterseite (28); – Fixieren eines ersten Halbleiterchips (5) mit seiner Rückseite auf einer Kontaktanschlussfläche (26) des Bauteilträgers (4), – Aufkleben eines zu stapelnden zweiten Halbleiterchips (8) auf den ersten Halbleiterchip (5) mittels einer Klebstoffschicht (10) zu einem Halbleiterchipstapel (2); – Anbringen von Verbindungselementen (21); – Umhüllen mindestens der Randseiten (12, 13) der Klebstoffschicht (10) und des zweiten Halbleiterchips (8) sowie der Oberseite (16) des zweiten Halbleiterchips (8) mit einer zweiten Kunststoffmasse (17); – Aufbringen einer erste Kunststoffgehäusemasse (11) unter Einbetten des umhüllten Halbleiterchipstapels (2) und der Verbindungselemente (21) auf dem Bauteilträger.
  23. Verfahren zur Herstellung mehrerer Halbleiterbauteile (1) mittels eines Flachleiterrahmens (29), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen von unterschiedlichen Halbleiterwafern für erste Halbleiterchips (5) bzw. zu stapelnde zweite Halbleiterchips (8) mit mehreren Halbleiterchippositionen auf den Halbleiterwafern, wobei die Halbleiterchippositionen auf der Oberseite der Halbleiterwafer Kontaktflächen für Verbindungselemente aufweisen; – Auftrennen der Halbleiterwafer in einzelne erste Halbleiterchips (5) bzw. einzelne zweite Halbleiterchips (8); – Herstellen eines Flachleiterrahmens (29) mit mehreren Halbleiterbauteilpositionen, in denen Bauteilträger (4) mit Flachleitern (32) und Kontaktanschlussflächen (26) für Verbindungselemente (21) sowie mit Außenkontaktflächen (27) sowie mit Chipträgern (31) für mehrere Halbleiterchipstapel (2) angeordnet sind; – Fixieren von ersten Halbleiterchips (5) auf den Chipträgern (31) des Flachleiterrahmens (29), – Aufkleben von zu stapelnden zweiten Halbleiterchips (8) mit ihren Rückseiten (9) auf die ersten Halbleiterchips (5) mittels Klebstoffschichten (10); – Anbringen von Verbindungselementen (21) zwischen den Halbleiterchips (5, 8) untereinander und den Kontaktanschlussflächen (26) der Flachleiter (32); – Umhüllen der Randseiten (12, 13) der Klebstoffschichten (10) und der zweiten Halbleiterchips (8) sowie der Oberseiten (16) der zweiten Halbleiterchips (8) mit einer zweiten Kunststoffmasse (17); – Aufbringen einer ersten Kunststoffgehäusemasse (11) auf den Flachleiterrahmen (29) unter Einbetten der umhüllten Halbleiterchipstapel (2) und der Verbindungselemente (21) und unter Freilassen der Außenkontaktflächen (27); – Auftrennen des Flachleiterrahmens (29) in einzelne Halbleiterbauelemente (1).
  24. Verfahren zur Herstellung mehrerer Halbleiterbauteile (40) mittels eines Nutzens (38), wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen von unterschiedlichen Halbleiterwafern für erste Halbleiterchips (5) bzw. zu stapelnde zweite Halbleiterchips (8) mit mehreren Halbleiterchippositionen auf den Halbleiterwafern, wobei die Halbleiterchippositionen auf der Oberseite der Halbleiterwafer Kontaktflächen für Verbindungselemente (21) aufweisen; – Auftrennen der Halbleiterwafer in einzelne erste Halbleiterchips (5) bzw. einzelne zweite Halbleiterchips (8); – Herstellen eines Nutzens (38) mit mehreren Halbleiterbauteilpositionen, in denen Bauteilträger (4) für Halbleiterbauteile (40) mit Kontaktanschlussflächen (26) für Verbindungselemente (21) angeordnet sind; – Fixieren von ersten Halbleiterchips (5) auf den Halbleiterchippositionen des Nutzens (38), – Aufkleben von zu stapelnden zweiten Halbleiterchips (8) auf die ersten Halbleiterchips (5) mittels Klebstoffschichten (10); – Anbringen von Verbindungselementen (21) zwischen den Halbleiterchips (5, 8) untereinander und den Kontaktanschlussflächen (26) der Bauteilträger (4); – Umhüllen der Randseiten (12, 13) der Klebstoffschichten (10) und des zweiten Halbleiterchips (8) sowie der Oberseiten (16) der zweiten Halbleiterchips (8) mit einer zweiten Kunststoffmasse (17); – Aufbringen einer ersten Kunststoffgehäusemasse (11) auf den Nutzen (38) unter Einbetten der umhüllten Halbleiterchipstapel (2) und der Verbindungselemente; – Auftrennen des Nutzens in einzelne Halbleiterbauelemente (40).
  25. Verfahren nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass der erste Halbleiterchip (5) mit seiner Rückseite (6) auf dem Bauteilträger (4) fixiert wird.
  26. Verfahren nach einem der Ansprüche 22 bis 25, dadurch gekennzeichnet, dass der erste Halbleiterchip (5) auf dem Bauteilträger (4) stoffschlüssig durch Auflöten, Diffusionslöten und/oder durch Auflegieren fixiert wird.
  27. Verfahren nach einem der Ansprüche 22 bis 26, dadurch gekennzeichnet, dass der zu stapelnden zweite Halbleiterchip (8) mit seiner Rückseite (9) auf die Oberseite (7) des ersten Halbleiterchips (5) aufgeklebt wird.
  28. Verfahren nach einem der Ansprüche 22 bis 27, dadurch gekennzeichnet, dass zum Anbringen von Verbindungselementen (21) zwischen den Halbleiterchips (5, 8) untereinander Signalbonddrähte (23) auf entsprechende Kontaktflächen (20, 33) der Halbleiterchips (5, 8) gebondet werden.
  29. Verfahren nach einem der Ansprüche 22 bis 28, dadurch gekennzeichnet, dass beim Anbringen von Verbindungselementen (21) zwischen dem ersten Halbleiterchip (5) und den Kontaktanschlussflächen (26) des Bauteilträgers (4) Aluminiumbonddrähte (22) zur Stromversorgung und Goldbonddrähte (23) zur Signalübertragung gebondet werden.
  30. Verfahren nach einem der Ansprüche 22 bis 29, dadurch gekennzeichnet, dass die zum Umhüllen des zweiten Halbleiterchips (8) mit einer zweiten Kunststoffmasse (17) die zweite Kunststoffmasse (17) auf getropft ("dispensd") aufgesprüht, aufgeschleudert anschließendem mittels Eintauchen in ein Kunststoffbad mit Trocknen und Aushärten oder mit einem Druckstrahlverfahren aufgebracht wird.
  31. Verfahren nach einem der Ansprüche 22 bis 30, dadurch gekennzeichnet, dass als zweite Kunststoffmasse (17) mindesten einer der Stoffe aus der Gruppe der Polyimide, Epoxide und/oder Silikone verwendet wird.
  32. Verfahren nach einem der Ansprüche 22 bis 30, dadurch gekennzeichnet, dass als zweite Kunststoffmasse (17) mindesten einer der Stoffe mit hoher Temperaturbeständigkeit und großer Oberflächenaktivität aus der Gruppe der Polybenzoxazole, Polybenzimidazole, Polyisocyanate, Polyurethane, flüssigkristalline Polymere, Phenole, ungesättigte Polyester, Aminoharze, modifizierte Silanpolymere oder eine Mischung und/oder ein Copolymer dieser Stoffe verwendet wird.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237814A1 (en) * 2007-03-26 2008-10-02 National Semiconductor Corporation Isolated solder pads
US7705476B2 (en) * 2007-11-06 2010-04-27 National Semiconductor Corporation Integrated circuit package
US20090160039A1 (en) * 2007-12-20 2009-06-25 National Semiconductor Corporation Method and leadframe for packaging integrated circuits
US8709877B2 (en) 2012-06-13 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with an encapsulation and method of manufacture thereof
US9147628B2 (en) * 2012-06-27 2015-09-29 Infineon Technoloiges Austria AG Package-in-packages and methods of formation thereof
US9896330B2 (en) * 2016-01-13 2018-02-20 Texas Instruments Incorporated Structure and method for packaging stress-sensitive micro-electro-mechanical system stacked onto electronic circuit chip
US10516381B2 (en) 2017-12-29 2019-12-24 Texas Instruments Incorporated 3D-printed protective shell structures for stress sensitive circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502289A (en) * 1992-05-22 1996-03-26 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US20040163843A1 (en) * 2003-02-22 2004-08-26 Dong-Kil Shin Multi-chip package with soft element and method of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816239B2 (ja) * 1990-06-15 1998-10-27 株式会社日立製作所 樹脂封止型半導体装置
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP2001351929A (ja) * 2000-06-09 2001-12-21 Hitachi Ltd 半導体装置およびその製造方法
JP2002076250A (ja) * 2000-08-29 2002-03-15 Nec Corp 半導体装置
US6486554B2 (en) * 2001-03-30 2002-11-26 International Business Machines Corporation Molded body for PBGA and chip-scale packages
JP3645197B2 (ja) * 2001-06-12 2005-05-11 日東電工株式会社 半導体装置およびそれに用いる半導体封止用エポキシ樹脂組成物
JP3649169B2 (ja) * 2001-08-08 2005-05-18 松下電器産業株式会社 半導体装置
JP4238724B2 (ja) * 2003-03-27 2009-03-18 株式会社デンソー 半導体装置
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure
US7145253B1 (en) * 2004-06-09 2006-12-05 Amkor Technology, Inc. Encapsulated sensor device
TWI250592B (en) * 2004-11-16 2006-03-01 Siliconware Precision Industries Co Ltd Multi-chip semiconductor package and fabrication method thereof
US7485953B2 (en) * 2006-04-05 2009-02-03 United Microelectronics Corp. Chip package structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502289A (en) * 1992-05-22 1996-03-26 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US20040163843A1 (en) * 2003-02-22 2004-08-26 Dong-Kil Shin Multi-chip package with soft element and method of manufacturing the same

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