DE19752195A1 - Halbleiterelement mit einer Tragevorrichtung und einem Zuleitungsrahmen und einem damit verbundenen Halbleiterchip - Google Patents

Halbleiterelement mit einer Tragevorrichtung und einem Zuleitungsrahmen und einem damit verbundenen Halbleiterchip

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DE19752195A1
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Achim Neu
Thies Janczek
Guenter Tutsch
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Siemens AG
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Description

Die Erfindung betrifft ein Halbleiterbauelement mit einem Zu­ leitungsrahmen und einem damit verbunden Halbleiterchip.
Oberflächenmontierte elektronische Bauelemente, auch SMD-Bauelemente genannt, werden üblicherweise in ein Gehäuse aus einer Kunststoffpressmasse eingebettet, aus dem elektrische Anschlüsse herausgeführt werden. Es existiert eine Vielzahl von unterschiedlichen Gehäusebauformen, die verschieden groß sind und eine unterschiedliche Anzahl an Anschlüssen aufwei­ sen. Für Halbleiterspeicher, beispielsweise 16 Megabyte Halb­ leiterspeicher können sogenannte TSOP-Gehäuse (TSOP = thin small outline package) mit einer Gehäusedicke von etwa 1 mm oder auch sogenannte SOJ-Gehäuse (SOJ = small outline j-leaded) mit einer Gehäusedicke von etwa 2,5 mm verwendet wer­ den. Diese Gehäusetypen, wie andere DRAMs werden häufig in der sogenannten LOC-Technik (LOC = lead-on-chip) gefertigt. Die Gehäuseanschlüsse werden dabei von zwei gegenüberliegen­ den Seiten über den Halbleiterchip geführt, wobei die Gehäu­ seanschlüsse Teil eines Zuleitungsrahmen (Leadframe) sind. Der Halbleiterchip weist Kontaktflächen auf, an denen die An­ schlußelemente über ein klebendes Tape befestigt werden. Das klebende Tape, das sogenannte LOC-Tape, besteht aus einer Trägerfolie aus Polyimid, auf der beidseitig ein thermopla­ stischer Kleber aufgebracht ist. Die Kontaktflächen am Halb­ leiterchip dienen dabei nur zur mechanischen Befestigung des Halbleiterchips an Zuleitungsrahmen, während die elektrische Verbindung beispielsweise über Golddrähte zu Bondpads er­ folgt, die auf der Oberfläche des Halbleiterchips ausgebildet sind. Das klebende Tape wird zuerst auf dem Leadframe appli­ ziert, dann wird die Kombination aus Leadframe und LOC-Tape auf den Halbleiterchip aufgedrückt und die Klebeverbindung ausgehärtet. Das Tape kann als sogenanntes Full-Tape ausge­ führt werden, das heißt die Bereiche der Anschlußelemente, die mit dem Halbleiterchip überlappen, werden vollständig mit einer Klebeschicht bedeckt und auf dem Halbleiterchip fi­ xiert. Eine andere Möglichkeit, die Verbindung herzustellen, ist die Verwendung eines sogenannten Partial-Tapes. Das be­ deutet nur ein kleiner Teil des Bereichs, der mit dem Halb­ leiterchip überlappt, wird über ein LOC-Tape mit dem Halblei­ terchip fixiert. Das LOC-Tape ist dabei in schmalen Streifen ausgeführt und in Querrichtung über die Anschlußelemente auf­ gebracht. Nachdem Zuleitungsrahmen und Halbleiterchip mecha­ nisch miteinander verbunden sind, erfolgt eine elektrische Kontaktierung der Bondpads mit den Anschlußelementen. Die Bondpads befinden sich dabei auf der gleichen Seite des Halb­ leiterchips, auf der sich die befestigten Anschlußelemente des Zuleitungsrahmens befinden. Anschließend wird die Halb­ leitervorrichtung mit einer Pressmasse umschlossen.
Das zum Befestigen der Anschlußelemente verwendete LOC-Tape besteht üblicherweise aus einer Polyimidfolie, auf der beid­ seitig eine dünne Kleberschicht aufgebracht ist. Nachteilig bei der Verwendung einer Polyimidfolie als Trägerschicht ist die aufwendige Verarbeitung zum Auftragen des Klebers auf der Polyimidfolie. Um eine sichere Haftung der Klebeschicht auf der Polyimidfolie sicherzustellen, ist eine Oberflächenakti­ vierung der Trägerfolie auf chemischen Wege oder über soge­ nannte Corona-Entladung notwendig. In diesem Prozeß werden Radikale auf der Oberfläche produziert (bzw. provoziert), die dann eine optimale Anbindung des Klebers ermöglichen. Dieser Prozeßschritt ist sehr arbeitsintensiv und kostenträchtig, da viele Parameter genau aufeinander abgestimmt werden müssen, um die sichere Haftung zwischen Kleber und Polyimidfolie si­ cherzustellen sowie eine Delamination von Kleberschicht und Trägerfolie im Einsatz zu vermeiden. Nachteilig ist weiter­ hin, daß die Trägerfolie zu einer Feuchtigkeitsaufnahme neigt. Bei den in den weiteren Verarbeitungsschritten auftre­ tenden hohen Temperaturen kann es deshalb zu Dampfblasenbil­ dung und Delaminationen führen, die zu einer Beeinträchtigung der Zuverlässigkeit des Halbleiterbausteins führen können. Eine schlechte Anpassung des Wärmeausdehnungskoeffizienten der beklebten Polyimidfolie (ca. 55 ppm/K) an das Gesamtsy­ stem kann den Effekt der Delamination noch unterstützen. Der Wärmeausdehnungskoeffizient des Leadframes beträgt im Ver­ gleich ca. 4,2 . . . 18 ppm/K, der Wärmeausdehnungskoeffizient der Mouldmasse ca. 10 . . . 17 ppm/K, während der Wärmeausdeh­ nungskoeffizient des Halbleiterchips ca. 3 . . . 5 ppm/K be­ trägt.
Die Aufgabe der Erfindung besteht deshalb darin, ein Halblei­ terbauelement der beschriebenen Art zu entwickeln, bei dem eine gute Haftung zwischen Anschlußelementen und Halbleiter­ chip sichergestellt ist, wobei ein LOC-Tape zum Befestigen der Anschlußelemente auf dem Halbleiterchip verwendet werden soll.
Die Aufgabe wird durch die Merkmale des Patentanspruches 1 bzw. des Patentanspruches 5 gelöst.
Es ist ein Halbleiterbauelement vorgesehen, das aus einem Halbleiterchip, Anschlußelementen und einem Gehäuse aus Pressmasse besteht, wobei die Anschlußelemente mit dem Halb­ leiterchip überlappen und über ein klebendes Tape mit dem Halbleiterchip verbunden sind. Das klebende Tape weist eine Trägerfolie aus Aluminiumoxid auf, auf der auf beiden Seiten der Folie eine Kleberschicht aufgebracht ist. Die Trägerfolie kann auch aus einem Kern aus Aluminium mit einer umgebenden Schicht aus Aluminiumoxid bestehen. Die Vorteile der Erfin­ dung ergeben sich aus den Eigenschaften des klebenden Tapes, dem sogenannten LOC-Tape. Die Verwendung des LOC-Tapes mit einer aus Aluminiumoxid bestehenden Trägerfolie stellt eine elektrische Isolation der Anschlußelemente gegenüber der Oberfläche des Halbleiterchips sicher. Ein weiterer Vorteil bei der Verwendung von Aluminiumoxid als Trägerfolie gegen­ über einer Polyimidfolie besteht darin, daß eine bessere Ver­ arbeitbarkeit beim Stanzen gegeben ist. Durch die poröse Oberfläche des Aluminiumoxids, kombiniert mit einer hohen Oberflächenadsorptionsneigung, ist eine gute Haftung der Kle­ berschicht sichergestellt. Es ist im Gegensatz zur Polyimid­ folie keine Oberflächenaktivierung notwendig, die bei dieser für eine gute Haftung des Klebers notwendig ist. Gerade die­ ser Fertigungsschritt ist sehr arbeitsintensiv, da die Para­ meter der beiden Komponenten sehr genau auf einander abge­ stimmt werden müssen. Weiterhin ist im Aluminiumoxid ein Feuchtigkeitseinschluß gegenüber dem Polyimidfolie ausge­ schlossen. Die Gefahr einer Delamination ist deshalb verrin­ gert. Weiterhin weist das erfindungsgemäße Tape eine bessere Anpassung des Wärmeausdehnungskoeffizienten an das Gesamtsy­ stem auf.
Ausgestaltungen der Erfindung sind in den Unteransprüchen be­ schrieben.
Die Ausgestaltung der Form des LOC-Tapes kann unterschiedlich sein. In einer Anordnung als sogenanntes Full-Tape wird der gesamte Bereich des Halbleiterchips, in dem die Anschlußele­ mente mit diesem überlappen, mit dem Tape beklebt. Das bedeu­ tet, die Anschlußelemente sind auf der Länge, auf der sie mit dem Halbleiterchip überlappen vollständig mit diesen fixiert. Eine sichere mechanische Festigung des Halbleiterchips am Leiterrahmen ist somit sicher gestellt. In einer anderen Aus­ führungsform weist das Tape eine streifenförmige Form auf. Diese Streifen werden quer über die Anschlußelemente geklebt, so daß das Tape nach dem Fixieren auf dem Halbleiterchip par­ allel zu der zugeordneten Chipkante ausgerichtet ist. Dabei kann nur eine Tapestreifen pro zugeordneter Chipkante verwen­ det werden, es können jedoch auch mehrere Tapestreifen die Anschlußelemente mit dem Halbleiterchip verbinden. Eine be­ vorzugte Ausführungsform weist zwei Tapestreifen auf, die so angebracht sind, daß ein Tapestreifen nahe der Chipkante an­ gebracht ist und der andere nahe den Enden der Anschlußele­ mente gelegen ist. Der Vorteil dieser Anordnung besteht dar­ in, daß beim Umspritzen der Bauelemente eine gute Verkrallung zwischen der Pressmasse und den Bauelementen sichergestellt ist.
Anhand der folgenden Figuren soll die erfindungsgemäße Vor­ richtung näher erklärt werden. Es zeigen:
Fig. 1 einen Schnitt durch das erfindungsgemäße LOC-Tape,
Fig. 2 eine Draufsicht auf ein erfindungsgemäßes Halblei­ terbauelement,
Fig. 3 einen Schnitt gemäß Fig. 2 durch das erfindungsge­ mäße Halbleiterbauelement,
Fig. 4 eine zweite Ausführungsform eines erfindungsgemäßen Halbleiterbauelementes im Schnitt,
Fig. 5 eine dritte Ausführungsform gemäß eines erfindungs­ gemäßen Halbleiterbauelementes und
Fig. 6 einen Schnitt durch eine erfindungsgemäße Trägerfo­ lie.
Fig. 1 zeigt einen Schnitt durch ein erfindungsgemäßes LOC-Tape. Auf eine Trägerfolie 6 aus Aluminiumoxid wird beidsei­ tig, z. B. durch Aufkalandrieren, ein thermoplastischer Kleber 7 aufgebracht. Die Trägerfolie 6 aus Aluminiumoxid ist dabei dicker als der beidseitig aufgebrachte thermoplastische Kle­ ber 7. Die Dicke des LOC-Tapes wird dabei so gewählt, daß die Bauhöhe eines fertigen Halbleiterbauelementes, z. B. ein Spei­ cherbaustein, möglichst gering wird. Die Dicke der Kleber­ schichten muß die notwendige Isolierung zwischen Halbleiter­ chip und Anschlußelemente sicherstellen und gleichzeitig eine sichere Haftung gewährleisten. Eventuelle Unebenheiten von Anschlußelementen oder Chipoberfläche werden durch den Kleber ausgeglichen. Die Dicke jeder Klebeschicht beträgt ca. 20 µm, die Dicke der Trägerfolie aus Aluminiumoxid zwischen 30 und 50 µm.
Fig. 2 zeigt eine Draufsicht auf ein Halbleiterbauelement, bei dem das erfindungsgemäße LOC-Tape zum Einsatz kommt. Das Halbleiterbauelement besteht aus einem Halbleiterchip 1, An­ schlußelementen 2, die Teil eines Zuleitungsrahmens 3 sind, sowie auf der Oberseite des Halbleiterchips 1 angebrachten Bondpads 9, die über Bonddrähte 5 elektrisch mit den Anschluß­ elementen 2 verbunden werden. Die Anschlußelemente 2 über­ lappen in der dargestellten Form an zwei gegenüberliegenden Seiten mit der Oberseite des Halbleiterchips 1. Die Anschluß­ elemente 2 werden über ein LOC-Tape 8a, 8b, das aus einer Trägerfolie 6 aus Aluminiumoxid und einer beidseitigen Klebe­ beschichtung 7 besteht, mit dem Halbleiterchip 1 verbunden. In Fig. 2 ist das Tape als sogenanntes Partial-Tape ausge­ führt, das heißt es ist nicht der gesamte Bereich, in dem die Anschlußelemente 2 mit dem Halbleiterchip 1 überlappen, mit einem vollflächigen Tape beklebt, sondern nur ein Teilbe­ reich. Das Tape 8a, 8b weist dann beispielsweise eine strei­ fenförmige Form auf. In der Darstellung sind die Anschlußele­ mente 2 über zwei Tapestreifen 8a und 8b mit dem Halbleiter­ chip 1 verbunden. Das Tape 8a ist dabei an den Enden der An­ schlußelemente 2 angebracht, während das Tape 8b am Rande des Halbleiterchips 1 die Anschlußelemente 2 fixiert. Beide Tape­ streifen sind dabei so an den Anschlußelementen 2 angebracht, daß diese parallel zu der zugeordneten Chipkante zu liegen kommen. Eine umgebende Pressmasse ist wegen der besseren Übersichtlichkeit weggelassen.
Fig. 3 zeigt einen Schnitt durch die erfindungsgemäße Vor­ richtung nach Fig. 2. Das Halbleiterbauelement besteht aus einem Halbleiterchip 1, Anschlußelementen 2, die mit dem Halbleiterchip 1 überlappen. Die Anschlußelemente 2 sind elektrisch mit Bondpads 9 verbunden, die sich auf der Ober­ seite des Halbleiterchip 1 befinden, wobei die elektrische Verbindung zum Beispiel über Bonddrähte 5 erfolgt. Die mecha­ nische Befestigung des Halbleiterchips 1 an den Anschlußele­ menten 2 wird realisiert, indem diese über das klebende Tape 8a, 8b mit dem Halbleiterchip 1 verbunden sind. Die Anschlu­ ßelemente 2 sind mittels des Tapes 8a, 8b auf die Seite des Halbleiterchip 1 geklebt, auf welcher sich die Bondpads 9 be­ finden. Das Tape 8a, 8b besteht aus einer Trägerfolie aus Aluminiumoxid 6 und den beidseitig aufgebrachten Klebeschich­ ten 7. Das Tape ist in der Figur als Partial-Tape ausgeführt, das heißt die Befestigung der von einen Seite kommenden An­ schlußelemente 2 wird über zwei Tapestreifen 8a, 8b vorgenom­ men, wobei ein Tapestreifen 8a am Ende der Anschlußelemente 2 angebracht ist und das zweite Tape am Rand des Halbleiter­ chips 1 befestigt ist. In einem dazwischen liegenden Bereich kann beim Umspritzen der Bauelemente die Pressmasse hinein­ fließen und sich so mit den Bauteilen fest verkrallen. Um die Gefahr einer Wölbung oder des Verbiegens des Halbleiterbau­ elementes zu vermeiden bzw. zu vermindern, muß darauf geach­ tet werden, daß der Halbleiterchip nach dem Umhüllen mit Pressmasse auf den jeweils gegenüberliegenden Seiten von ei­ ner ungefähr gleich dicken Schicht aus Pressmasse umgeben ist. Nach dem Umspritzen mit der Pressmasse ragen die An­ schlußelemente 2 seitlich aus dem Gehäuse 4 heraus. Die An­ schlußelemente 2 können zum Beispiel nach unten gebogen sein und dort zum Beispiel mit einem PCB (PCB = printed circuit board) verbunden werden.
Fig. 4 zeigt ein zweites Ausführungsbeispiel eines Bauele­ mentes mit dem erfindungsgemäßen LOC-Tape im Schnitt. Die zweite Ausführungsform unterscheidet sich von der ersten Va­ riante nach Fig. 3 dadurch, daß die Anschlußelemente 2 auf die Unterseite des Halbleiterchips 1 geklebt sind. Es handelt sich somit um eine sogenannte COL-Bauform (COL = chip on lead). Das Halbleiterbauelement besteht aus dem Halbleiter­ chip 1, den Anschlußelementen 2, den Bonddrähten 5, die die elektrische Verbindung von Anschlußelemente 2 und Halbleiter­ chip 1 übernehmen, wobei die Bonddrähte 5 auf Bondpads 9, die auf der Oberseite des Halbleiterchips 1 liegen, befestigt sind. Das LOC-Tape 8a, 8b ist auf der Unterseite des Halblei­ terchips 1 aufgebracht. Die Unterseite des Halbleiterchips 1 ist diejenige Seite, die der Seite, auf der die Bondpads 9 aufgebracht sind, gegenüber liegt. Die Anschlußelemente 2 des Zuleitungsrahmens 3 sind dabei unter den Halbleiterchip 1 ge­ führt. Die Anschlußelemente 2 überlappen mit dem Halbleiter­ chip 1. Wie im ersten Ausführungsbeispiel wurde auch hier ein Partial-Tape verwendet, das heißt das Tape 8a, 8b besitzt ei­ ne streifenförmige Form, wobei ein Tapestreifen am Ende der Anschlußelemente 2 angebracht ist, und der zweite Tapestrei­ fen am Rand des Halbleiterchips 1 befestigt ist. Beide Strei­ fen sind so über die Anschlußelemente 2 geklebt, daß diese parallel zu der zugeordneten Seite des Halbleiterchips aufge­ bracht sind. Die elektrische Kontaktierung des Halbleiterbau­ elementes auf ein Substrat, z. B. PCB, erfolgt über die Un­ terseite des Halbleiterbauelementes. Dabei ragen die Enden der Anschlußelemente 2 auf der Unterseite aus dem mit Preß­ masse umschlossenen Bauteil heraus und können für eine elek­ trische Kontaktierung verwendet werden. Diese Gehäusebauform entspricht einem sogenannten BLP-Gehäuse (BLP = bottom leaded plastic package).
Fig. 5 zeigt eine dritte Ausbildungsform einer erfindungsge­ mäßen Vorrichtung. Entsprechend den beiden anderen Ausgestal­ tungen überlappen die Anschlußelemente 2 mit dem Halbleiter­ chip 1. In der dargestellten Form überlappen diese auf der Unterseite, weshalb die Anschlußelemente 2 nach unten gebogen sind. Der Halbleiterchip 1 ist über sogenannte Full-Tapes mit den Anschlußelementen 2 verbunden, das heißt der Bereich des Halbleiterchips 1, in dem die Anschlußelemente 2 mit dem Halbleiterchip 1 überlappen, ist vollständig mit einem erfin­ dungsgemäßen LOC-Tape beklebt. Die elektrische Verbindung von Halbleiterchip 1 und Anschlußelemente 2 geschieht über Bond­ pads 9, die sich auf der Oberseite des Halbleiterchips 1 be­ finden, wobei diese mittels Bonddrähten 5 in einem Bereich der Anschlußelemente 2 verbunden werden, der nicht mit dem Halbleiterchip 1 überlappt. Nach dem Umschließen mit der Preßmasse ragen Anschlußelemente 2 seitlich aus dem Halblei­ terbauelement heraus, von wo aus diese elektrisch weiter kon­ taktiert werden können.
Allen drei Ausführungsformen ist die Verwendung eines LOC-Tapes mit einer Trägerfolie aus Aluminiumoxid gemeinsam. Vor­ teil bei der Verwendung eines LOC-Tapes mit Trägerfolie aus Aluminiumoxid ist neben der leichteren Verarbeitung, zum Bei­ spiel beim Stanzen, der Wegfall eines Arbeitsschrittes beim Aufbringen des Klebers auf die Trägerfolie. Im Gegensatz zu einer Polyimidfolie als Trägerschicht muß keine Oberflächen­ aktivierung vor dem Aufbringen des Klebers vorgenommen wer­ den, um eine gute Haftung zwischen Trägerfolie und Kleber­ schicht sicherzustellen. Aufgrund der porösen Oberfläche des Aluminiumoxids ist eine sichere Haftung des Klebers auf der Trägerfolie sichergestellt. Diese Eigenschaften ermöglichen eine leichte und kostengünstige Fertigung, wobei das bereits bekannte Know-How bei der Fertigung von LOC-Tapes ausgenutzt werden kann.
Ebenso können bei der Fertigung der LOC-Tapes sowie des Halb­ leiterbauelementes die vorhandenen Maschinen verwendet wer­ den. Bei der Verwendung von Aluminiumoxid als Trägerschicht kann außerdem keine Delamination auftreten, da die Träger­ schicht keine Feuchtigkeit aufnimmt. Weiterhin ist aufgrund des kleineren Wärmeausdehnungskoeffizienten eine bessere An­ passung an die Wärmeausdehnungskoeffizienten der übrigen ver­ wendeten Bauteile gegeben. Weiterhin ist auch die Verwendung des erfindungsgemäßen LOC-Tapes eine sichere elektrische Iso­ lation zwischen den Anschlußelementen und der Oberfläche des Halbleiterchips sichergestellt.
Mit einem Wärmeausdehnungskoeffizienten von ca. 10 ppm/K ist auch eine bessere Anpassung an die Wärmeausdehnungskoeffizi­ enten des Gesamtsystems gegeben (zum Vergleich Wärmeausdeh­ nungskoeffizient der Polyimidfolie 55 ppm/K). Der Wärmeaus­ dehnungskoeffizient der Aluminiumoxidfolie ist besser an die Koeffizienten des Leadframes (4,2 . . . 18 ppm/K) sowie der Mouldmasse (10 . . . 17 ppm/K) angepaßt. Allein der Wärmeaus­ dehnungskoeffizient des Halbleiterchips mit 3 . . . 5 ppm/K liegt unter den Werten der anderen Komponenten.
Fig. 6 zeigt eine weitere Ausgestaltungsform der Trägerfolie 6. Die Folie besteht aus einem Kern aus Aluminium 10 und ei­ ner das Aluminium 10 umgebenden Schicht aus Aluminiumoxid 11. Der Vorteil dieser Ausgestaltungsform besteht darin, daß der metallische Kern aus Aluminium 10 eine elektrische Abschirmung bewirkt.

Claims (8)

1. Halbleiterbauelement, bestehend aus einem Halbleiterchip (1), Anschlußelementen (2) und einem Gehäuse aus Preßmasse (4), wobei der Halbleiterchip (1) an einer Oberseite Kontakt­ pads (9) aufweist, die elektrisch mit den Anschlußelementen (2) über Bonddrähte (5) verbunden sind und wobei die Anschluß­ elemente (2) mit dem Halbleiterchip (1) überlappen und über ein klebendes Tape (8) mit dem Halbleiterchip (1) verbunden sind, wobei das klebende Tape (8) aus einer Trägerfolie aus Aluminiumoxid (6) besteht und auf beiden Seiten der Trägerfo­ lie (6) eine Kleberschicht (7) aufgebracht ist.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß das Tape (8) eine streifenförmige Form besitzt und zumin­ dest ein Streifen pro Seitenkante verwendet wird und dieser parallel zu der zugeordneten Chipkante ausgerichtet ist.
3. Halbleiterbauelement nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die von einer Seite kommenden Anschlußelemente (2) von zwei Tape-Streifen fixiert sind, wobei die zwei Streifen so angeordnet sind, daß ein Streifen nahe der Chipkante ange­ bracht ist und der andere nahe den Enden der Anschlußelemente (2) gelegen ist.
4. Halbleiterbauelement nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß der Bereich des Halbleiterchips (1), in dem die Anschlu­ ßelemente mit dem Halbleiterchip (1) überlappen, vollständig mit einem Tape (8) beklebt sind.
5. Tape zum Befestigen von Anschlußelementen (2) auf einem Halbleiterchip (1), dadurch gekennzeichnet, daß das klebende Tape (8) aus einer Trägerfolie aus Aluminiu­ moxid (6) besteht und auf beiden Seiten der Trägerfolie (6) eine Kleberschicht (7) aufgebracht ist.
6. Tape nach Anspruch 5, dadurch gekennzeichnet, daß die Trägerfolie (6) einen Kern aus Aluminium (10) auf­ weist, um den eine Schicht aus Aluminiumoxid (11) aufgebracht ist.
7. Tape nach Anspruch 5, dadurch gekennzeichnet, daß das Tape (8) elektrisch isolierend ist.
8. Tape nach Anspruch 5, dadurch gekennzeichnet, daß der Kleber thermoplastisch ist.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708191B2 (ja) 1988-09-20 1998-02-04 株式会社日立製作所 半導体装置
US6469399B2 (en) 1999-02-08 2002-10-22 Advanced Semiconductor Engineering, Inc. Semiconductor package
US6359334B1 (en) * 1999-06-08 2002-03-19 Micron Technology, Inc. Thermally conductive adhesive tape for semiconductor devices and method using the same
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
US6404046B1 (en) * 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
JP2002083845A (ja) * 2000-07-05 2002-03-22 Sharp Corp フレキシブル配線基板、icチップ実装フレキシブル配線基板およびこれを用いた表示装置並びにicチップ実装構造、icチップ実装フレキシブル配線基板のボンディング方法
JP3476442B2 (ja) * 2001-05-15 2003-12-10 沖電気工業株式会社 半導体装置及びその製造方法
US6812064B2 (en) * 2001-11-07 2004-11-02 Micron Technology, Inc. Ozone treatment of a ground semiconductor die to improve adhesive bonding to a substrate
TW559959B (en) * 2002-09-03 2003-11-01 Via Tech Inc TAB package and method for fabricating the same
US7015075B2 (en) * 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
EP1630865A1 (de) * 2004-08-17 2006-03-01 Optimum Care International Tech. Inc. Aufkleben von einem chip auf einen Leiterrahmen
TWI270194B (en) * 2004-09-09 2007-01-01 United Test And Assembly Ct S Multi-die IC package and manufacturing method
US8074622B2 (en) * 2005-01-25 2011-12-13 Borgwarner, Inc. Control and interconnection system for an apparatus
US7667306B1 (en) * 2008-11-12 2010-02-23 Powertech Technology Inc. Leadframe-based semiconductor package
KR20120081459A (ko) * 2011-01-11 2012-07-19 삼성전자주식회사 리드 프레임을 갖는 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997013274A1 (en) * 1995-09-29 1997-04-10 Aea Technology Plc A support for electronic components
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
JP3957803B2 (ja) * 1996-02-22 2007-08-15 キヤノン株式会社 光電変換装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661336A (en) * 1994-05-03 1997-08-26 Phelps, Jr.; Douglas Wallace Tape application platform and processes therefor
WO1997013274A1 (en) * 1995-09-29 1997-04-10 Aea Technology Plc A support for electronic components

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