KR20120081459A - 리드 프레임을 갖는 반도체 패키지 - Google Patents

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KR20120081459A
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삼성전자주식회사
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Abstract

본 발명은 리드 프레임을 갖는 반도체 패키지에 관한 것으로, 반도체 칩을 지지하며 본딩 와이어에 의해 상기 반도체 칩과 전기적으로 연결된 리드 프레임과, 상기 반도체 칩을 몰딩하는 몰딩막을 포함할 수 있다. 상기 리드 프레임은 상기 반도체 칩의 좌측면에서 우측면으로 신장되어 상기 반도체 칩의 하면을 횡단하여 지지하는 복수개의 제1 리드 프레임들과, 상기 반도체 칩의 우측면에서 상기 좌측면으로 신장되어 상기 반도체 칩의 하면을 지지하는 복수개의 제2 리드 프레임들을 포함한다.

Description

리드 프레임을 갖는 반도체 패키지{SEMICONDUCTOR PACKAGES HAVING LEAD FRAMES}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 리드 프레임을 갖는 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구와 실장신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속시키고 있고, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
본 발명은 종래에서 요구되는 필요성에 부응하기 위해 안출된 것으로, 본 발명의 목적은 반도체 칩을 안정적으로 탑재할 수 있는 반도체 패키지를 제공함에 있다. 본 발명의 다른 목적은 안정적인 와이어 본딩을 구현할 수 있는 반도체 패키지를 제공함에 있다. 본 발명의 또 다른 목적은 몰딩 불량을 방지할 수 있는 구조를 갖는 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지는 반도체 칩을 양측에서 지지하는 2측 이너 리드 프레임(two side inner lead frame) 구조를 구현하는 것을 특징으로 한다. 본 발명에 따른 반도체 패키지는 상기 2측 이너 리드 프레임 구조에 의해 본딩 와이어의 결합력이 향상되는 것을 다른 특징으로 한다. 본 발명에 따른 반도체 패키지는 몰딩 공정의 불량을 없앨 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 반도체 칩을 지지하며 본딩 와이어에 의해 상기 반도체 칩과 전기적으로 연결된 리드 프레임과, 그리고 상기 반도체 칩을 몰딩하는 몰딩막을 포함할 수 있다. 상기 리드 프레임은: 상기 반도체 칩의 좌측면에서 우측면으로 신장되어 상기 반도체 칩의 하면을 횡단하여 지지하는 복수개의 제1 리드 프레임들과; 그리고 상기 반도체 칩의 우측면에서 상기 좌측면으로 신장되어 상기 반도체 칩의 하면을 지지하는 복수개의 제2 리드 프레임들을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 리드 프레임은 상기 반도체 칩의 하면을 횡단하여 상기 반도체 칩의 우측면 바깥으로 돌출된 제1 선단부를 갖는 제1 이너 리드와; 그리고 상기 제1 이너 리드로부터 신장하여 상기 몰딩막의 좌측 바깥으로 돌출된 제1 아웃터 리드를 포함할 수 있다.
본 실시예에 있어서, 상기 제2 리드 프레임은 상기 반도체 칩의 우측면에서 상기 좌측면으로 신장되어 상기 반도체 칩의 하면을 지지하되 상기 반도체 칩의 좌측면 바깥으로 돌출되지 아니하는 제2 이너 리드와; 그리고 상기 제2 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제2 아웃터 리드를 포함할 수 있다.
본 실시예에 있어서, 상기 반도체 칩은 우측 상면에 배치된 복수개의 에지 패드들을 포함하고; 상기 본딩 와이어는 상기 반도체 칩의 우측면에서 상기 제1 및 제2 이너 리드들을 상기 에지 패드들에 전기적으로 연결하되, 상기 제1 이너 리드 중 상기 제1 선단부가 상기 본딩 와이어에 접속될 수 있다.
본 실시예에 있어서, 상기 제2 리드 프레임은 상기 반도체 칩의 하면을 횡단하여 상기 반도체 칩의 좌측면 바깥으로 돌출된 제2 선단부를 갖는 제2 이너 리드와; 그리고 상기 제2 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제2 아웃터 리드를 포함할 수 있다.
본 실시예에 있어서, 상기 반도체 칩은 좌측 상면에 배치된 복수개의 제1 에지 패드들과 우측 상면에 배치된 복수개의 제2 에지 패드들을 포함하고; 상기 본딩 와이어는 상기 반도체 칩의 좌측면에서 상기 제1 이너 리드들을 상기 제1 에지 패드들에 전기적으로 연결하고 그리고 상기 반도체 칩의 우측면에서 상기 제2 이너 리드들을 상기 제2 에지 패드들에 전기적으로 연결할 수 있다.
본 실시예에 있어서, 상기 반도체 칩은 좌측 상면에 배치된 제1 에지 패드와 우측 상면에 배치된 제2 에지 패드들을 포함하고; 상기 본딩 와이어는 상기 반도체 칩의 좌측면에서 상기 제2 이너 리드들의 제2 선단부들을 상기 제1 에지 패드들에 전기적으로 연결하고 그리고 상기 반도체 칩의 우측면에서 상기 제1 이너 리드들의 제1 선단부들을 상기 제2 에지 패드들에 전기적으로 연결할 수 있다.
본 실시예에 있어서, 상기 반도체 칩의 좌측면에 인접 배치되어 상기 제1 리드 프레임들 사이에 배치된 복수개의 제3 리드 프레임들과; 그리고 상기 반도체 칩의 우측면에 인접 배치되어 상기 제2 리드 프레임들 사이에 배치된 복수개의 제4 리드 프레임들을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제3 리드 프레임은 상기 제2 이너 리드의 제2 선단부로부터 이격된 제3 이너 리드와; 그리고 상기 제3 이너 리드로부터 연장되어 상기 몰딩막의 좌측 바깥으로 돌출된 제3 아웃터 리드를 포함할 수 있다.
본 실시예에 있어서, 상기 제4 리드 프레임은 상기 제1 이너 리드의 제1 선단부로부터 이격된 제4 이너 리드와; 그리고 상기 제4 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제4 아웃터 리드를 포함할 수 있다.
본 실시예에 있어서, 상기 반도체 칩은 좌측 상면에 배치된 제1 에지 패드와 우측 상면에 배치된 제2 에지 패드들을 포함하고; 상기 본딩 와이어는 상기 반도체 칩의 좌측면에서 상기 제1 및 제3 이너 리드들을 상기 제1 에지 패드들에 전기적으로 연결하고 그리고 상기 반도체 칩의 우측면에서 상기 제2 및 제4 이너 리드들을 상기 제2 에지 패드들에 전기적으로 연결할 수 있다.
본 실시예에 있어서, 상기 제1 리드 프레임들에 부착되어 상기 제1 리드 프레임을 고정시키는 제1 고정 테이프와; 그리고 상기 제2 리드 프레임들에 부착되어 상기 제2 리드 프레임들을 고정시키는 제2 고정 테이프를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 및 제2 리드 프레임들은 상기 몰딩막의 내부로 갈수록 내리막 경사진 제1 및 제2 경사면들을 각각 포함하거나, 또는 경사지지 아니하고 평평한 제1 및 제2 평탄면들을 각각 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지는: 우측 상면에 복수개의 에지 패드들을 포함하는 반도체 칩; 상기 반도체 칩을 몰딩하는 몰딩막; 상기 반도체 칩의 좌측면에서 우측면으로 신장하여 상기 반도체 칩의 하면을 횡단하며 상기 반도체 칩의 우측 바깥으로 돌출된 제1 선단부를 갖는 제1 이너 리드와, 상기 제1 이너 리드로부터 연장되어 상기 몰딩막의 좌측 바깥으로 돌출된 제1 아웃터 리드를 포함하는 복수개의 제1 리드 프레임들; 상기 반도체 칩의 우측면에서 좌측면으로 신장하여 상기 반도체 칩의 하면을 지지하는 제2 이너 리드와, 상기 제2 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제2 아웃터 리드를 포함하는 복수개의 제2 리드 프레임들; 및 상기 반도체 칩의 우측면에서 상기 제1 및 제2 이너 리드들을 상기 에지 패드들에 전기적으로 연결하는 복수개의 본딩 와이어들을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 제2 이너 리드는 상기 반도체 칩의 우측면에서 상기 좌측면으로 신장하되 상기 반도체 칩의 좌측면 바깥으로 돌출되지 아니할 수 있다.
본 다른 실시예에 있어서, 상기 제2 이너 리드는 상기 반도체 칩의 하면을 횡단하여 상기 반도체 칩의 좌측면 바깥으로 돌출된 제2 선단부를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 패키지는: 좌측 상면에 복수개의 제1 에지 패드들과 우측 상면에 복수개의 제2 에지 패드들을 포함하는 반도체 칩; 상기 반도체 칩을 몰딩하는 몰딩막; 상기 반도체 칩의 좌측면에서 우측면으로 신장하여 상기 반도체 칩의 하면을 횡단하며 상기 반도체 칩의 우측 바깥으로 돌출된 제1 선단부를 갖는 제1 이너 리드와, 상기 제1 이너 리드로부터 연장되어 상기 몰딩막의 좌측 바깥으로 돌출된 제1 아웃터 리드를 포함하는 복수개의 제1 리드 프레임들; 상기 반도체 칩의 우측면에서 좌측면으로 신장하여 상기 반도체 칩의 하면을 횡단하며 상기 반도체 칩의 좌측 바깥으로 돌출된 제2 선단부를 갖는 제2 이너 리드와, 상기 제2 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제2 아웃터 리드를 포함하는 복수개의 제2 리드 프레임들; 상기 반도체 칩의 좌측면에서 상기 제1 및 제2 이너 리드들 중 어느 하나를 상기 제1 에지 패드들에 전기적으로 연결하는 복수개의 제1 본딩 와이어들; 및 상기 반도체 칩의 우측면에서 상기 제1 및 제2 이너 리드들 중 다른 하나를 상기 제2 에지 패드들에 전기적으로 연결하는 복수개의 제2 본딩 와이어들을 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 제1 본딩 와이어는 상기 제1 이너 리드들을 상기 제1 에지 패드들에 연결할 수 있고, 상기 제2 본딩 와이어는 상기 제2 이너 리드들을 상기 제2 에지 패드들에 연결할 수 있다.
본 또 다른 실시예에 있어서, 상기 반도체 칩의 좌측면에 인접 배치되어 상기 제1 리드 프레임들 사이에 배치된 복수개의 제3 리드 프레임들; 상기 반도체 칩의 우측면에 인접 배치되어 상기 제2 리드 프레임들 사이에 배치된 복수개의 제4 리드 프레임들; 상기 반도체 칩의 좌측면에서 상기 제3 리드 프레임들을 상기 제1 에지 패드들에 전기적으로 연결하는 복수개의 제3 본딩 와이어들; 및 상기 반도체 칩의 우측면에서 상기 제4 리드 프레임들을 상기 제2 에지 패드들에 전기적으로 연결하는 복수개의 제4 본딩 와이어들을 더 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 제3 리드 프레임은 상기 제2 이너 리드의 제2 선단부로부터 이격되고 상기 제3 본딩 와이어가 접속되는 제3 이너 리드와; 그리고 상기 제3 이너 리드로부터 연장되어 상기 몰딩막의 좌측 바깥으로 돌출된 제3 아웃터 리드를 포함할 수 있고, 상기 제4 리드 프레임은 상기 제1 이너 리드의 제1 선단부로부터 이격되고 상기 제4 본딩 와이어가 접속되는 제4 이너 리드와; 그리고 상기 제4 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제4 아웃터 리드를 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 제1 본딩 와이어는 상기 제2 이너 리드들을 상기 제1 에지 패드들에 연결하고, 상기 제2 본딩 와이어는 상기 제1 이너 리드들을 상기 제2 에지 패드들에 연결하되, 상기 제2 이너 리드의 제2 선단부가 상기 제1 본딩 와이어에 접속되고, 상기 제1 이너 리드의 제1 선단부가 상기 제2 본딩 와이어에 접속될 수 있다.
본 발명에 의하면, 이너 리드들이 반도체 칩을 양측에서 지지하는 2측 이너 리드 프레임(two side inner lead frame) 구조를 구현할 수 있기 때문에 반도체 칩을 지지하는 능력이 향상될 수 있는 효과가 있다. 또한, 반도체 칩이 아래로 쳐지는 것을 막을 수 있어서 본딩 와이어의 결합력(bondability)을 향상시킬 수 있고, 더 나아가 몰딩양의 불균형으로 인한 몰딩막 형성 공정의 불량을 없앨 수 있는 효과가 있다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 I-I' 선으로 절개한 단면도이다.
도 1c는 본 발명의 실시예와 다르게 구성된 반도체 패키지를 도시한 단면도이다.
도 2a 내지 2c는 본 발명의 실시예들에 따른 반도체 패키지들을 도시한 단면도들이다.
도 2d 내지 2f는 본 발명의 실시예들에 따른 반도체 패키지들을 도시한 평면도들이다.
도 3a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅱ-Ⅱ' 선으로 절개한 단면도이다.
도 4a 및 4b는 본 발명의 실시예들에 따른 반도체 패키지들을 도시한 단면도들이다.
도 4c 내지 4e는 본 발명의 실시예들에 따른 반도체 패키지들을 도시한 평면도들이다.
도 5a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 5b는 도 5a의 Ⅲ-Ⅲ' 선으로 절개한 단면도이다.
도 5c는 도 5a의 Ⅳ-Ⅳ' 선으로 절개한 단면도이다.
도 6a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 6b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 리드 프레임을 갖는 반도체 패키지를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 I-I' 선으로 절개한 단면도이다.
도 1a 및 1b를 참조하면, 반도체 패키지(100)는 반도체 칩(130)과, 반도체 칩(130)과 전기적으로 연결되어 반도체 칩(130)을 전기적 장치(예: 인쇄회로기판, 메모리 모듈기판)에 연결하는 리드 프레임(102,104)과, 반도체 칩(130)을 몰딩하는 몰딩막(160)을 포함할 수 있다. 본 실시예에 의하면, 반도체 패키지(100)는 반도체 칩(130)을 칩-온-리드(Chip On Lead) 방식으로 패키징한 씬 스몰 아웃라인 패키지(Thin Small Outline Package)일 수 있다. 본 실시예에 의하면, 리드 프레임(102,104)은 반도체 칩(130)과 전기적으로 연결되는 연결부로서 그리고 반도체 칩(130)이 탑재되는 탑재부로서 활용될 수 있다. 아울러, 리드 프레임(102,104)은 반도체 칩(130)을 좌우 양측에서 지지하는 2측 이너 리드 프레임(two side inner lead frame) 구조를 가질 수 있다.
반도체 칩(130)은 메모리 칩, 로직 칩 혹은 이들의 조합일 수 있다. 반도체 칩(130)은 리드 프레임(102,104) 상에 탑재되고 접착막(136)에 의해 리드 프레임(102,104)에 고정될 수 있다. 리드 프레임(102,104)은 반도체 칩(130)의 하면 일측을 지지하는 복수개의 제1 리드 프레임들(102)과, 반도체 칩(130)의 하면 타측을 지지하는 복수개의 제2 리드 프레임들(104)을 포함할 수 있다. 제1 리드 프레임(102)은 몰딩막(160)에 의해 몰딩되고 반도체 칩(130)을 지지하는 제1 이너 리드(112)와, 제1 이너 리드(112)로부터 연장되어 몰딩막(160)의 바깥으로 돌출된 제1 아웃터 리드(122)를 포함할 수 있다. 유사하게, 제2 리드 프레임(104)은 몰딩막(160)에 의해 몰딩되고 반도체 칩(130)을 지지하는 제2 이너 리드(114)와, 제2 이너 리드(114)로부터 연장되어 몰딩막(160)의 바깥으로 돌출된 제2 아웃터 리드(124)를 포함할 수 있다. 제1 이너 리드(112)는 몰딩막(160)의 내부로 갈수록 내리막 경사진 제1 경사면(102a)을 포함할 수 있고, 유사하게 제2 이너 리드(114)는 몰딩막(160)의 내부로 갈수록 내리막 경사지고 제1 경사면(102a)과 좌우 대칭인 제2 경사면(104a)을 포함할 수 있다. 경사면들(102a,104a)을 갖는 이너 리드들(112,114)로 인해 반도체 패키지(100)는 다운-셋(down-set) 형태를 가질 수 있다. 제1 아웃터 리드(122) 및 제2 아웃터 리드(124)는 몰딩막(160)의 바깥쪽으로 신장하고 절곡된 형태를 가져 좌우 대칭을 이룰 수 있다.
반도체 칩(130)은 에지 패드 구조를 가질 수 있다. 일례로, 반도체 칩(130)은 상면 좌측 에지에 일렬 배열된 복수개의 제1 에지 패드들(132)과 상면 우측 에지에 일렬 배열된 복수개의 제2 에지 패드들(134)을 포함할 수 있다. 제1 리드 프레임들(102)은 제1 에지 패드들(132)의 배열 방향과 동일한 방향으로 배열될 수 있다. 유사하게 제2 리드 프레임들(104)은 제2 에지 패드들(134)의 배열 방향과 동일한 방향으로 배열될 수 있다. 반도체 칩(130)은 제1 에지 패드들(132)과 제1 이너 리드들(112)에 접속된 복수개의 제1 본딩 와이어들(142)과, 제2 에지 패드들(134)과 제2 이너 리드들(114)에 접속된 복수개의 제2 본딩 와이어들(144)에 의해 리드 프레임(102,104)과 전기적으로 연결될 수 있다. 리드 프레임(102,10) 중에서 제1 및 제2 이너 리드들(112,114)은 반도체 칩(130)을 탑재하기 위한 탑재부로서 그리고 반도체 칩(130)과 전기적으로 연결되는 연결부로서 활용될 수 있다.
제1 및 제2 이너 리드들(112,114)은 서로 동일하거나 다른 길이를 가질 수 있다. 일례로, 제1 이너 리드들(112)은 서로 동일한 길이를 가질 수 있고, 제2 이너 리드들(114)은 서로 동일한 길이를 가지되 제1 이너 리드들(112)에 비해 작은 길이를 가질 수 있다. 제1 및 제2 이너 리드들(112,114)의 선단부들은 반도체 칩(130)의 바깥으로 돌출되지 않을 수 있다. 상기 길이의 대소는 일례이지 본 발명을 이에 한정하려는 의도는 전혀 아니다.
반도체 패키지(100)는 한 쌍의 고정 테이프(152,154)를 더 포함할 수 있다. 예를 들면, 제1 이너 리드들(112)을 고정시킬 수 있는 제1 고정 테이프(152)와, 제2 이너 리드들(114)을 고정시킬 수 있는 제2 고정 테이프(154)가 더 포함될 수 있다. 제1 고정 테이프(152)는 제1 이너 리드들(112)을 횡단하는 방향으로 신장된 폴리이미드 테이프일 수 있다. 마찬가지로, 제2 고정 테이프(154)는 제2 이너 리드들(114)을 횡단하는 방향으로 신장된 폴리이미드 테이프일 수 있다. 고정 테이프들(152,154)은 이너 리드들(112,114)의 어느 일면, 가령 하면에 부착되어 이너 리드들(112,114)을 고정시키므로써 이너 리드들(112,114)이 본래 위치에서 벗어나거나 서로 접촉하는 것을 방지할 수 있다.
본 실시예에 의하면, 이너 리드들(112,114)은 반도체 칩(130)을 양측에서 지지하는 탑재부로 활용되기 때문에 반도체 칩(130)을 지지하는 능력이 향상될 수 있고, 더 나아가 몰딩양의 불균형으로 인한 몰딩막(160) 형성 공정의 불량을 없앨 수 있고, 와이어 본딩의 결합력(bondability)을 향상시킬 수 있다. 이러한 특징은 도 1b를 도 1c와 비교하면 더욱 명확하게 이해될 것이다.
도 1c는 본 발명의 실시예와 다르게 구성된 반도체 패키지를 도시한 단면도이다.
도 1c를 참조하면, 반도체 패키지(10)는 리드 프레임(102,104) 상에 탑재되고 몰딩막(160)으로 몰딩된 반도체 칩(130)을 포함할 수 있다. 본 실시예와 달리 반도체 칩(130)이 제1 이너 리드(112) 상에만 탑재되면, 지지력 부족으로 제1 이너 리드(112)가 밑으로 처질 수 있다. 이에 따라, 반도체 칩(130)이 밑으로 쳐지게 되어 좌우 불균형을 이루고, 반도체 칩(130)이 밑으로 쳐지므로 본딩 와이어(142,144)의 결합력을 약화시킬 수 있다, 더 나아가, 반도체 칩(130)의 처짐은 몰딩 공정시 몰딩막(160)의 소재(예: EMC)의 제공량이 불균형을 가져올 수 있다. 몰딩소재의 불균형한 제공은 몰딩막(160) 내에 공동(165)이 생기는 등과 같은 불량을 일으킬 수 있다. 그러나, 본 실시예에 의하면 도 1b에 도시된 바와 같이 이너 리드들(112,114)이 반도체 칩(130)을 양측에서 지지하므로 이와 같은 문제점이 해결될 수 있다.
<실시예 1의 변형들>
도 2a 내지 2f는 본 발명의 실시예들에 따른 반도체 패키지들을 도시한 것으로, 도 2a 내지 2c는 단면도들이고 도 2d 내지 2f는 평면도들이다. 본 실시예들은 도 1a 및 1b의 실시예와 동일 유사하므로 이하에서 상이한 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략하기로 한다.
도 2a를 참조하면, 반도체 패키지(100a)는 반도체 칩(130) 상에 적층된 반도체 칩(170)을 더 포함하여 고집적화될 수 있다. 반도체 칩(170)은 반도체 칩(130)에 비해 작은 크기를 갖는 동종 혹은 이종 칩, 가령 메모리 칩 혹은 로직 칩일 수 있다. 반도체 칩(170)은 접착막(176)의 개재하에 반도체 칩(130) 상에 페이스 업 상태로 실장되고, 본딩 와이어들(182,184)을 통해 이너 리드들(112,114)과 전기적으로 연결될 수 있다.
도 2b를 참조하면, 반도체 패키지(100b)는 다운-셋 형태를 가지지 않을 수 있다. 예컨대, 제1 이너 리드(112)는 반도체 칩(130)이 탑재되는 부분이 평탄한 제1 평탄면(102b)을 가질 수 있다. 유사하게, 제2 이너 리드(114)는 제2 평탄면(104b)을 가질 수 있다. 다운-셋 형태의 리드 프레임(102,104)은 그 위에 탑재되는 반도체 칩(130)의 크기를 제한할 수 있으나, 본 실시예는 그러한 제한을 없앨 수 있다.
도 2c를 참조하면, 반도체 패키지(100c)는 이너 리드들(112,114)의 상하에 탑재된 반도체 칩들(130,170)을 포함할 수 있다. 예컨대, 반도체 칩(130)은 이너 리드들(112,114)의 상면에 탑재되고, 반도체 칩(170)은 이너 리드들(112,114)의 하면에 탑재될 수 있다. 이너 리드들(112,114)은 평탄면들(102b,104b)을 가질 수 있다. 이에 따라 이너 리드들(112,114)의 하면에 반도체 칩(170)이 탑재되기에 충분한 공간을 제공할 수 있다. 고정 테이프들(152,154)은 이너 리드들(112,114)의 상면 혹은 하면에 부착될 수 있다. 반도체 칩(130)과 연결된 제1 리드 프레임(102)과 반도체 칩(170)과 연결된 제1 리드 프레임(102)은 동일하거나 혹은 서로 다른 것일 수 있다. 제2 리드 프레임(104)도 이와 마찬가지다.
도 2d를 참조하면, 반도체 패키지(100d)는 제1 이너 리드들(112) 사이로 신장되어 배치되는 제2 이너 리드들(114)을 포함할 수 있다. 가령, 제1 이너 리드들(112)은 홀수 행으로 배치되고 제2 이너 리드들(114)은 짝수 행으로 배치될 수 있다. 본 실시예에 의하면, 교번적으로 배열된 이너 리드들(112,114)이 반도체 칩(130)을 안정적으로 지지할 수 있다.
도 2e를 참조하면, 반도체 패키지(100e)는 큰 길이를 갖는 제1 리드 프레임들(102L) 사이에 작은 길이를 갖는 제1 리드 프레임들(102S)이 배치된 제1 리드 프레임 그룹(102G)과, 작은 길이를 갖는 제2 리드 프레임들(104S) 사이에 큰 길이를 갖는 제2 리드 프레임들(104L)이 배치된 제2 리드 프레임 그룹(104G)을 포함할 수 있다. 큰 길이의 제1 리드 프레임들(102L)은 작은 길이의 제2 리드 프레임들(104S)과 대응되고, 작은 길이의 제1 리드 프레임들(102S)은 큰 길이의 제2 리드 프레임들(104L)과 대응될 수 있다. 반도체 칩(130)은 길고 짧은 제1 이너 리드들(112L,112S)과 이들과 대응되는 짧고 긴 제2 이너 리드들(114S,114L) 상에 탑재될 수 있다. 본 실시예에 의하면, 제1 이너 리드들(112L,112S)은 반도체 칩(130)의 하면 일측을 지지하고, 제2 이너 리드들(114S,114L)은 반도체 칩(130)의 하면 타측을 지지하므로써 반도체 칩(130)의 안정적인 탑재가 구현될 수 있다. 아울러, 긴 길이의 이너 리드들(112L,114L)과 짧은 길이의 이너 리드들(112S,114S)이 지그 재그 형태로 배열되어 있어 반도체 칩(130)이 어느 한쪽으로 쳐지는 것이 방지될 수 있다.
도 2f를 참조하면, 반도체 패키지(100f)는 아웃터 리드들(122,124)에 비해 폭이 확장된 이너 리드들(112E,114E)을 포함할 수 있다. 일례로, 제1 리드 프레임들(102) 중 적어도 어느 하나는 제1 아웃터 리드(122)에 비해 폭이 확장된 제1 이너 리드(112E)를 포함하고, 유사하게 제2 리드 프레임들(104) 중 적어도 어느 하나는 제2 아웃터 리드(124)에 비해 폭이 확장된 제2 이너 리드(114E)를 포함할 수 있다. 확장 제1 이너 리드들(112E)은 비확장 제1 이너 리드들(112) 사이에 배치되고, 유사하게 확장 제2 이너 리드들(114E)은 비확장 제2 이너 리드들(114) 사이에 배치될 수 있다. 확장 제1 이너 리드들(112E)은 확장 제2 이너 리드들(114E)과 마주보도록 또는 비확장 제2 이너 리드들(114)과 마주보도록 배치될 수 있다. 본 실시예에 의하면, 확장 이너 리드들(112E,114E)로 인해 도 1a의 실시예에 비해 반도체 칩(130)이 탑재되는 면적이 더 확장될 수 있다.
<실시예 2>
도 3a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅱ-Ⅱ' 선으로 절개한 단면도이다.
도 3a 및 3b를 참조하면, 반도체 패키지(200)는 반도체 칩(230)이 리드 프레임(202,204) 상에 탑재되고 몰딩막(260)으로 몰딩된 씬 스몰 아웃라인 패키지(TSOP)일 수 있다. 반도체 칩(230)은 상면 일측에 에지 패드들(233)이 일렬 배치된 메모리 칩, 로직 칩, 혹은 이의 조합일 수 있다. 리드 프레임(202,204)은 반도체 칩(230)의 좌측으로부터 우측으로 신장되는 복수개의 제1 리드 프레임들(202)과, 반도체 칩(230)의 우측으로부터 좌측으로 신장되는 복수개의 제2 리드 프레임들(204)을 포함할 수 있다. 제1 리드 프레임(202)은 반도체 칩(230)이 탑재되는 제1 이너 리드(212)와 몰딩막(260) 바깥으로 돌출된 제1 아웃터 리드(222)를 포함할 수 있다. 유사하게, 제2 리드 프레임(204)은 반도체 칩(230)이 탑재되는 제2 이너 리드(214)와 몰딩막(260) 바깥으로 돌출된 제2 아웃터 리드(224)를 포함할 수 있다. 제1 리드 프레임들(202)은 제1 이너 리드들(212)의 하면이나 상면에 부착된 제1 고정 테이프(252)에 의해 고정될 수 있고, 제2 리드 프레임들(204)은 제2 이너 리드들(214)의 상면이나 하면에 부착된 제2 고정 테이프(254)에 의해 고정될 수 있다. 제1 이너 리드(212)는 제1 경사면(202a)을 포함하고 제2 이너 리드(214)도 제2 경사면(204a)을 포함하고 있어 반도체 패키지(200)는 다운-셋 형태를 가질 수 있다.
제1 및 제2 리드 프레임들(202,204) 중 어느 하나, 가령 제1 리드 프레임들(202)은 반도체 칩(230)의 바깥으로 돌출되고 다른 하나, 가령 제2 리드 프레임들(204)은 돌출되지 않을 수 있다. 예컨대, 반도체 칩(230)의 상면 우측 에지에 에지 패드들(233)이 배치되고, 제1 리드 프레임들(202)은 반도체 칩(230)의 우측 바깥으로 돌출된 선단부들(202t)을 갖는 제1 이너 리드들(212)을 포함할 수 있다. 반도체 칩(230)은 제1 이너 리드들(212)의 선단부들(202t)과 제2 이너 리드들(214)에 접속된 본딩 와이어들(243)에 의해 리드 프레임(202,204)과 전기적으로 연결될 수 있다.
본 실시예에 의하면, 도 1a 및 1b에서 설명한 바와 같이 이너 리드들(212,214)의 향상된 반도체 칩(230) 지지 능력과 양호한 몰딩막(260)을 얻을 수 있다. 아울러, 에지 패드들(233)이 반도체 칩(230)의 일측 에지에만 배치된 경우라도, 제1 이너 리드들(212)이 에지 패드들(233)이 형성된 반도체 칩(230)의 일측 에지 바깥으로 돌출되어 있어서 본딩 와어어들(243)을 이용하여 반도체 칩(230)을 제1 및 제2 이너 리드들(112,114)에 전기적으로 용이하게 연결할 수 있다.
<실시예 2의 변형들>
도 4a 내지 4e는 본 발명의 실시예들에 따른 반도체 패키지들을 도시한 것으로, 도 4a 및 4b는 단면도들이고 도 4c 내지 4e는 평면도들이다. 본 실시예들은 도 3a 및 3b의 실시예와 동일 유사하므로 이하에서 상이한 점에 대해 상설하고 동일한 점에 대해선 개설하거나 생략하기로 한다.
도 4a를 참조하면, 반도체 패키지(200a)는 반도체 칩(230) 상에 접착막(276)의 개재하에 적층된 반도체 칩(270)을 포함할 수 있다. 반도체 칩(270)은 반도체 칩(230)과 동일 유사하게 상면 일측 에지에 배치된 에지 패드들(273)을 포함할 수 있다. 반도체 칩(270)은 그 아래의 에지 패드들(233)을 덮지 않도록 반도체 칩(230)과는 정렬되지 아니하게, 가령 계단 형태로 적층될 수 있다. 반도체 칩(270)은 본딩 와이어들(283)을 통해 제1 이너 리드들(212)의 선단부들(202t) 및 제2 이너 리드들(214)과 전기적으로 연결될 수 있다.
도 4b를 참조하면, 반도체 패키지(200b)는 이너 리드들(212,214)의 상하에 탑재된 반도체 칩들(230,270)을 포함할 수 있다. 예컨대, 이너 리드들(212,214)은 평탄면(202b,204b)을 가지고 있고, 그 평탄면(202b,204b)의 상면에 반도체 칩(230)이 탑재되고 그 하면에 반도체 칩(270)이 탑재될 수 있다.
도 4c를 참조하면, 반도체 패키지(200c)는 반도체 칩(230)의 바깥으로 돌출된 선단부들(202t,204t)을 갖는 리드 프레임들(202,204)을 포함할 수 있다. 일례로, 제1 리드 프레임들(202)은 반도체 칩(230)의 우측 바깥으로 돌출된 제1 선단부들(202t)을 갖는 제1 이너 리드들(212)을 포함하고, 제2 리드 프레임들(204)은 반도체 칩(230)의 좌측 바깥으로 돌출된 제2 선단부들(204t)을 갖는 제2 이너 리드들(214)을 포함할 수 있다. 반도체 칩(230)은 상면 우측 에지에 배치된 에지 패드들(233)을 포함하며, 본딩 와이어들(243)을 통해 리드 프레임(202,204)과 전기적으로 연결될 수 있다. 본딩 와이어(243)는 제1 이너 리드(212)의 제1 선단부(202t)와는 접속되고, 제2 이너 리드(214)의 제2 선단부(204t)와는 접속되지 아니하고 반도체 칩(230)의 우측 부분에서 노출된 부분(214a)에 접속될 수 있다. 본 실시예에 의하면, 제1 이너 리드들(212)과 제2 이너 리드들(214)은 반도체 칩(230)을 횡단하여 돌출되는 대체로 긴 길이를 가지므로, 반도체 칩(230)을 보다 안정적으로 지지하게 할 수 있다. 이너 리드들(212,214)은 절곡된 형상을 가질 수 있고, 이와 다르게 일직선 형태를 가질 수 있다.
도 4d를 참조하면, 반도체 패키지(200d)는 상면의 좌측 에지에 배열된 제1 에지 패드들(232)과 상면의 우측 에지에 배열된 제2 에지 패드들(234)을 가지는 반도체 칩(230)과, 반도체 칩(230)의 우측 바깥으로 돌출된 제1 선단부들(202t)을 가지는 제1 이너 리드들(212)과, 반도체 칩(230)의 좌측 바깥으로 돌출된 제2 선단부들(204t)을 갖는 제2 이너 리드들(214)을 포함할 수 있다. 반도체 칩(230)은 제1 에지 패드들(232)과 접속된 제1 본딩 와이어들(242)이 제1 이너 리드들(212)에 접속되고, 제2 에지 패드들(234)과 접속된 제2 본딩 와이어들(244)이 제2 이너 리드들(214)에 접속되므로써 리드 프레임(202,204)과 전기적으로 연결될 수 있다. 본 실시예에 의하면, 제1 및 제2 선단부들(202t,204t)에는 본딩 와이어들(242,244)이 접속되지 않을 수 있다.
도 4e를 참조하면, 반도체 패키지(200e)는 도 4d의 반도체 패키지(200d)와 동일 유사하게 구성될 수 있다. 반도체 패키지(200d)와는 다르게, 제1 본딩 와이어들(242)이 제2 선단부들(204t)에 접속되고 제2 본딩 와이어들(244)이 제1 선단부들(202t)에 접속되므로써 반도체 칩(230)이 리드 프레임(202,204)에 전기적으로 연결될 수 있다.
<실시예 3>
도 5a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 5b는 도 5a의 Ⅲ-Ⅲ' 선으로 절개한 단면도이다. 도 5c는 도 5a의 Ⅳ-Ⅳ' 선으로 절개한 단면도이다.
도 5a 내지 5c를 참조하면, 반도체 패키지(300)는 반도체 칩(330)이 리드 프레임(302,304) 상에 탑재되고 몰딩막(360)으로 몰딩된 씬 스몰 아웃라인(TSOP) 패키지일 수 있다. 반도체 패키지(300)는 반도체 칩(330)을 지지하지 아니하고 전기적으로 연결되는 리드 프레임(370,380)을 더 포함할 수 있다.
리드 프레임(302,304)은 반도체 칩(330)을 탑재하며 전기적으로 연결된 복수개의 제1 리드 프레임들(302)과 제2 리드 프레임들(304)을 포함할 수 있다. 제1 리드 프레임(302)은 몰딩막(360)의 좌측 바깥으로 돌출된 제1 아웃터 리드(322)와 이로부터 연장되어 반도체 칩(330)을 횡단하여 그 우측 바깥으로 돌출된 제1 선단부(302t)를 갖는 제1 이너 리드(312)를 포함할 수 있다. 제2 리드 프레임(304)은 몰딩막(360)의 우측 바깥으로 신장된 제2 아웃터 리드(324)와 이로부터 연장되어 반도체 칩(330)을 횡단하여 그 좌측 바깥으로 돌출된 제2 선단부(304t)를 갖는 제2 이너 리드(314)를 포함할 수 있다.
제1 리드 프레임들(302)은 제1 이너 리드들(312)의 하면이나 상면에 부착된 제1 고정 테이프(352)에 의해 고정될 수 있고, 제2 리드 프레임들(304)은 제2 이너 리드들(314)의 상면이나 하면에 부착된 제2 고정 테이프(354)에 의해 고정될 수 있다. 제1 이너 리드(312)는 제1 경사면(302a)을 포함하고 제2 이너 리드(314)는 제1 경사면(302a)과 좌우 대칭인 경사면(304a)을 포함하고 있어 반도체 패키지(300)는 다운-셋 형태를 가질 수 있다.
리드 프레임(370,380)은 반도체 칩(330)의 좌측면 및 우측면에 인접 배치된 복수개의 제3 리드 프레임들(370) 및 제4 리드 프레임들(380)을 포함할 수 있다. 제3 리드 프레임들(370)은 제1 리드 프레임들(302) 사이에 배치되고, 제4 리드 프레임들(380)은 제2 리드 프레임들(304) 사이에 배치될 수 있다. 제3 리드 프레임(370)은, 도 5c에 도시된 바와 같이, 제1 선단부(304t)와 이격되고 몰딩막(360)에 의해 몰딩된 제3 이너 리드(371)와 이로부터 연장되어 몰딩막(360) 바깥으로 돌출된 제3 아웃터 리드(372)를 포함할 수 있다. 제4 리드 프레임(380)은, 도 5b에 도시된 바와 같이, 제1 선단부(302t)와 이격되고 몰딩막(360)에 의해 몰딩된 제4 이너 리드(381)와 이로부터 연장되어 몰딩막(360) 바깥으로 돌출된 제4 아웃터 리드(382)를 포함할 수 있다.
반도체 패키지(300)는 반도체 칩(330)을 제1 리드 프레임들(302) 및 제3 리드 프레임들(370)에 전기적으로 연결하는 제1 본딩 와이어들(342) 및 제3 본딩 와이어들(392), 그리고 반도체 칩(330)을 제2 리드 프레임들(304) 및 제4 리드 프레임들(380)에 전기적으로 연결하는 제2 본딩 와이어들(344) 및 제4 본딩 와이어들(394)을 포함할 수 있다. 일례로, 반도체 칩(330)은 상면 좌측 에지에 배열된 제1 에지 패드들(322)과 상면 우측 에지에 배치된 제2 에지 패드들(324)을 포함할 수 있다. 제1 이너 리드들(312)에 접속된 제1 본딩 와이어들(342)과 제3 이너 리드들(371)에 접속된 제3 본딩 와이어들(392)이 제1 에지 패드들(332)에 접속되고, 제2 이너 리드들(314)에 접속된 제2 본딩 와이어들(344)과 제4 이너 리드들(381)에 접속된 제4 본딩 와이어들(394)이 제2 에지 패드들(334)에 접속될 수 있다.
본 실시예에 의하면, 제1 및 제2 리드 프레임들(302,304)은 교번적으로 배치되므로써 반도체 칩(330)의 하면을 횡단하는 비교적 큰 길이를 가지므로, 반도체 칩(330)은 안정적으로 지지되고 어느 한 쪽으로 쳐지는 것이 방지될 수 있다. 제3 및 제4 리드 프레임들(370,380)은, 반도체 칩(330)이 에지 양측에 패드들을 가진 경우, 반도체 칩(330)의 양측면에서의 와이어 본딩을 가능하게 할 수 있다. 앞서 설명한 다양한 실시예의 변형들은 본 실시예에 적용 가능하다.
<응용예>
도 6a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다. 도 6b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 6a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 6b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 6a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 반도체 칩을 지지하며 본딩 와이어에 의해 상기 반도체 칩과 전기적으로 연결된 리드 프레임과, 그리고
    상기 반도체 칩을 몰딩하는 몰딩막을 포함하고,
    상기 리드 프레임은:
    상기 반도체 칩의 좌측면에서 우측면으로 신장되어 상기 반도체 칩의 하면을 횡단하여 지지하는 복수개의 제1 리드 프레임들과; 그리고
    상기 반도체 칩의 우측면에서 상기 좌측면으로 신장되어 상기 반도체 칩의 하면을 지지하는 복수개의 제2 리드 프레임들을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 리드 프레임은:
    상기 반도체 칩의 하면을 횡단하여 상기 반도체 칩의 우측면 바깥으로 돌출된 제1 선단부를 갖는 제1 이너 리드와; 그리고
    상기 제1 이너 리드로부터 신장하여 상기 몰딩막의 좌측 바깥으로 돌출된 제1 아웃터 리드를;
    포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제2 리드 프레임은:
    상기 반도체 칩의 우측면에서 상기 좌측면으로 신장되어 상기 반도체 칩의 하면을 지지하되 상기 반도체 칩의 좌측면 바깥으로 돌출되지 아니하는 제2 이너 리드와; 그리고
    상기 제2 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제2 아웃터 리드를;
    포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 반도체 칩은 우측 상면에 배치된 복수개의 에지 패드들을 포함하고;
    상기 본딩 와이어는, 상기 반도체 칩의 우측면에서 상기 제1 및 제2 이너 리드들을 상기 에지 패드들에 전기적으로 연결하되 상기 제1 이너 리드 중 상기 제1 선단부가 상기 본딩 와이어에 접속되는 반도체 패키지.
  5. 제2항에 있어서,
    상기 제2 리드 프레임은:
    상기 반도체 칩의 하면을 횡단하여 상기 반도체 칩의 좌측면 바깥으로 돌출된 제2 선단부를 갖는 제2 이너 리드와; 그리고
    상기 제2 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제2 아웃터 리드를;
    포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 반도체 칩은 좌측 상면에 배치된 복수개의 제1 에지 패드들과 우측 상면에 배치된 복수개의 제2 에지 패드들을 포함하고;
    상기 본딩 와이어는, 상기 반도체 칩의 좌측면에서 상기 제1 이너 리드들을 상기 제1 에지 패드들에 전기적으로 연결하고 그리고 상기 반도체 칩의 우측면에서 상기 제2 이너 리드들을 상기 제2 에지 패드들에 전기적으로 연결하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 반도체 칩은 좌측 상면에 배치된 제1 에지 패드와 우측 상면에 배치된 제2 에지 패드들을 포함하고;
    상기 본딩 와이어는, 상기 반도체 칩의 좌측면에서 상기 제2 이너 리드들의 제2 선단부들을 상기 제1 에지 패드들에 전기적으로 연결하고 그리고 상기 반도체 칩의 우측면에서 상기 제1 이너 리드들의 제1 선단부들을 상기 제2 에지 패드들에 전기적으로 연결하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 반도체 칩의 좌측면에 인접 배치되어 상기 제1 리드 프레임들 사이에 배치된 복수개의 제3 리드 프레임들과; 그리고
    상기 반도체 칩의 우측면에 인접 배치되어 상기 제2 리드 프레임들 사이에 배치된 복수개의 제4 리드 프레임들을;
    더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제3 리드 프레임은, 상기 제2 이너 리드의 제2 선단부로부터 이격된 제3 이너 리드와; 그리고 상기 제3 이너 리드로부터 연장되어 상기 몰딩막의 좌측 바깥으로 돌출된 제3 아웃터 리드를 포함하고;
    상기 제4 리드 프레임은, 상기 제1 이너 리드의 제1 선단부로부터 이격된 제4 이너 리드와; 그리고 상기 제4 이너 리드로부터 연장되어 상기 몰딩막의 우측 바깥으로 돌출된 제4 아웃터 리드를 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 반도체 칩은 좌측 상면에 배치된 제1 에지 패드와 우측 상면에 배치된 제2 에지 패드들을 포함하고;
    상기 본딩 와이어는, 상기 반도체 칩의 좌측면에서 상기 제1 및 제3 이너 리드들을 상기 제1 에지 패드들에 전기적으로 연결하고 그리고 상기 반도체 칩의 우측면에서 상기 제2 및 제4 이너 리드들을 상기 제2 에지 패드들에 전기적으로 연결하는 반도체 패키지.
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