KR20070028067A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 특히 낸드 플래쉬(nand flash) 메모리 제품에 적용 가능한 반도체 패키지에 관한 것이다. 본 발명은, 일정 간격 이격되어 배치된 다수의 인너 리드를 포함하는 리드 프레임; 상기 다수의 인너 리드 상부면에 WBL 테이프를 매개로 패이스 업 방식으로 부착되는 에지 패드형 반도체 칩; 상기 반도체 칩과 상기 다수의 인너 리드를 전기적으로 연결하는 금속 와이어; 및 상기 다수의 인너 리드 및 상기 금속 와이어를 포함하는 상기 반도체 칩의 상부면을 밀봉하는 봉지제;를 구비하는 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1은 종래의 반도체 패키지의 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
201 : 반도체 칩 202 : 리드 프레임
202a : 인너 리드 203 : WBL 테이프
204 : 금속 와이어 205 : 봉지제
본 발명은 반도체 패키지에 관한 것으로, 특히 낸드 플래쉬(nand flash) 메모리 제품에 적용 가능한 반도체 패키지에 관한 것이다.
일반적으로 낸드 플래쉬 메모리 제품의 패키지 타입은 TSOP(Thin Small Outline Package), WSOP(Wide thin Small Outline Package), USOP(Ultra thin Small Outline Package) 등이 있으며, 이러한 낸드 플래쉬 메모리 제품은 공통적인 리드 프레임 형태의 구조를 갖는다.
도 1은 종래의 반도체 패키지의 단면도이다.
도시한 바와 같이, 종래의 반도체 패키지는 다이 패들(102)의 상부면에 에지 패드형 반도체 칩(101)이 에폭시(103)를 매개로 패이스 업(face-up) 타입으로 부착되며, 반도체 칩(101)의 본딩 패드(미도시)들은 금속 와이어(105)를 통해 다이 패들(102) 주위에 배치된 인너 리드(104)와 전기적으로 연결된다. 그리고, 인너 리드(104) 및 금속 와이어(105)를 포함한 반도체 칩(101)의 상부면은 봉지제(106)로 밀봉된다.
이때, 반도체 칩(101)은 다이 패들(102)의 상부면 가장자리 내측으로 'A'(약 250㎛ 이상)정도의 공간을 확보하여 부착된다. 이는, 에폭시(103)가 다이 패들(102) 아래쪽으로 흘러내리는 현상을 방지하기 위함이다.
또한, 인너 리드(104)는 다이 패들(102)의 양 측면에서 'B'(약 250㎛ 이상)정도로 이격되어 위치한다. 이는, 와이어 본딩이 된 인너 리드(104)와 다이 패들(102)의 전기적 단락을 막기 위함이다.
이상에서 살펴본 바와 같이, 종래의 반도체 패키지는 에폭시(103)가 다이 패들(102) 아래쪽으로 흘러내리는 현상을 방지하기 위해 'A'의 공간을 확보해야 함과 동시에, 와이어 본딩이 된 인너 리드(104)와 다이 패들(102)의 전기적 단락을 막기 위해 'B'의 공간을 확보해야 하므로, 반도체 칩(101) 사이즈가 클수록, 크기가 커지는 문제점이 있다.
이를 상세히 살펴보면, 종래의 반도체 패키지는 반도체 칩(101) 사이즈가 클수록, 충분한 'A' 공간을 확보하기 위해 다이 패들(102)의 사이즈도 커지며, 이에 따라, 큰 사이즈의 다이 패들(102)과 'B' 공간만큼 이격된 인너 리드(104)를 가지게 된다. 따라서, 종래의 반도체 패키지는 반도체 칩(101) 사이즈가 클수록 큰 크기를 갖게 되므로, 고 집적 반도체 제품에 적절하지 않은 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 동일한 크기에서 종래보다 큰 사이즈의 반도체 칩을 내장할 수 있는 반도체 패키지를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 반도체 패키지가 제공되며: 본 발명은, 일정 간격 이격되어 배치된 다수의 인너 리드를 포함하는 리드 프레임; 상기 다수의 인너 리드 상부면에 접착제를 매개로 패이스 업 방식으로 부착되는 에지 패드형 반도체 칩; 상기 반도체 칩과 상기 다수의 인너 리드를 전기적으로 연결하는 금속 와이어; 및 상기 다수의 인너 리드 및 상기 금속 와이어를 포함하는 상기 반도체 칩의 상부면을 밀봉하는 봉지제; 를 구비하는 것을 특징으로 한다.
상기 구성에서, 상기 접착제는 WBL 테이프인 것을 특징으로 하는 반도체 패키지.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 다른 일면에 따라, 반도체 패키지가 제공되며: 본 발명은, 일정 간격 이격되어 배치된 다수의 인너 리드를 포함하는 리드 프레임; 상기 다수의 인너 리드 상부면 및 하부면에 각각 접착제 를 매개로 패이스 업 및 패이스 다운 방식으로 부착되는 에지 패드형 제 1 및 제 2 반도체 칩; 상기 제 1 및 제 2 반도체 칩과 상기 다수의 인너 리드를 전기적으로 연결하는 금속 와이어; 및 상기 다수의 인너 리드 및 상기 금속 와이어를 포함하는 상기 반도체 칩의 상부면 및 하부면을 밀봉하는 봉지제; 를 구비하는 것을 특징으로 하는 반도체 패키지.
상기 구성에서, 상기 접착제는 WBL 테이프인 것을 특징으로 하는 반도체 패키지.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
본 발명에 따른 반도체 패키지는 종래에 반도체 칩이 에폭시를 매개로 다이 패드 상부면에 부착되는 것과는 달리, WBL 테이프를 매개로 인너 리드에 직접 부착되는 특징이 있으며, 그 자세한 구조는 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도시한 바와 같이, 본 발명에 따른 반도체 패키지는 에지 패드형 반도체 칩(201)이 일정 간격 이격되어 배치된 다수의 인너 리드(202a) 상부면에 WBL(Wafer Backside Lamination) 테이프(203)를 매개로 패이스 업 방식으로 부착되고, 반도체 칩(201)이 금속 와이어(204)를 통하여 다수의 인너 리드(202a)와 전기적으로 연결되며, 다수의 인너 리드(202a) 및 금속 와이어(204)를 포함하는 반도체 칩(201)의 상부면이 봉지제(205)에 의해 밀봉된 구조로 이루어진다.
이하, 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지의 형성 과정을 상세히 살펴보기로 한다.
우선, 인너 리드(202a)를 포함하는 다수의 리드 프레임(202)은 일정 간격 이격되어 배치된다. 이때, 다수의 인너 리드(202a)는 에지 패드형 반도체 칩(201) 하부면에 위치할 수 있는 긴 길이를 갖는다. 다시 말해, 다수의 인너 리드(202a)는 에지 패드형 반도체 칩(201) 하부면에 부착될 수 있도록 충분한 길이를 갖는다.
다음, 에지 패드형 반도체 칩(201)은 다수의 인너 리드(202a) 상부면에 WBL(Wafer Backside Lamination) 테이프(203)를 매개로 패이스 업 방식으로 부착된다. 즉, WBL 테이프(203)는 다수의 인너 리드(202a)가 반도체 칩(201)에 직접 부착될 수 있도록 반도체 칩(201) 하부면에 접착되고, 이후, 다수의 인너 리드(202a)는 WBL(Wafer Backside Lamination) 테이프(203)를 매개로 에지 패드형 반도체 칩(201) 하부면에 부착된다.
그런 다음, 다수의 인너 리드(202a)는 금속 와이어(204)를 통하여 에지 패드형 반도체 칩(201)과 전기적으로 연결되고, 이후, 다수의 인너 리드(202a) 및 상기 금속 와이어(204)를 포함하는 반도체 칩(201)의 상부면은 봉지제(205)로 밀봉된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다. 여기서, 도 3은 도 2의 일 실시예에 따른 반도체 패키지를 듀얼 다이 패키지(Dual Die Package)에 응용한 것으로서, 다음과 같은 구성으로 이루어진다.
도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 에지 패드형 반도체 칩(301,302)이 일정 간격 이격되어 배치된 다수의 인너 리드(303) 상 부면 및 하부면에 각각 WBL 테이프(304)를 매개로 패이스 업 및 패이스 다운 방식으로 부착되고, 반도체 칩(301,302)과 다수의 인너 리드(303)가 금속 와이어(305)를 통하여 전기적으로 연결되며, 다수의 인너 리드(303) 및 상기 금속 와이어(305)를 포함하는 반도체 칩(301,302)의 상부면 및 하부면이 봉지제(306)로 밀봉된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 패키지는 반도체 칩에 직접 부착될 수 있도록 충분한 길이를 갖는 다수의 인너 리드를 구비함으로써, 크기를 줄이는 효과가 있다. 다시 말해, 종래에는 반도체 칩이 다이 패들에 부착된 구조이고, 본 발명에서는 반도체 칩이 긴 길이를 갖는 다수의 인너 리드 상부면에 직접 부착된 구조이다. 이에 따라, 본 발명에 따른 반도체 패키지는 종래와 동일한 크기에서 더 큰 사이즈의 반도체 칩을 구비하는 것이 가능한 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 본 발명에 따른 반도체 패키지는 반도체 칩에 충분한 길이를 갖는 다수의 인너 리드를 직접 부착함으로써, 크기를 줄이는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (4)

  1. 일정 간격 이격되어 배치된 다수의 인너 리드를 포함하는 리드 프레임;
    상기 다수의 인너 리드 상부면에 접착제를 매개로 패이스 업 방식으로 부착되는 에지 패드형 반도체 칩;
    상기 반도체 칩과 상기 다수의 인너 리드를 전기적으로 연결하는 금속 와이어; 및
    상기 다수의 인너 리드 및 상기 금속 와이어를 포함하는 상기 반도체 칩의 상부면을 밀봉하는 봉지제; 를 구비하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 접착제는 WBL 테이프인 것을 특징으로 하는 반도체 패키지.
  3. 일정 간격 이격되어 배치된 다수의 인너 리드를 포함하는 리드 프레임;
    상기 다수의 인너 리드 상부면 및 하부면에 각각 접착제를 매개로 패이스 업 및 패이스 다운 방식으로 부착되는 에지 패드형 제 1 및 제 2 반도체 칩;
    상기 제 1 및 제 2 반도체 칩과 상기 다수의 인너 리드를 전기적으로 연결하는 금속 와이어; 및
    상기 다수의 인너 리드 및 상기 금속 와이어를 포함하는 상기 반도체 칩의 상부면 및 하부면을 밀봉하는 봉지제; 를 구비하는 것을 특징으로 하는 반도체 패 키지.
  4. 제 3 항에 있어서,
    상기 접착제는 WBL 테이프인 것을 특징으로 하는 반도체 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7755959B2 (en) 2007-06-08 2010-07-13 Hynix Semiconductor Inc. Semiconductor memory device with reduced number of channels for test operation
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