KR20040048741A - 양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일패키지 - Google Patents

양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일패키지 Download PDF

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KR20040048741A
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Abstract

양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일 패키지가 개시된다. 본 발명에 따른 반도체 칩 스케일 패키지는, 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 와이어들을 통하여 상기 다수개의 패드들과 연결되는 상측 터미널 리드와 상기 상측 리드 선들과 접촉 또는 절연되는 다수개의 하측 리드 선들을 구비하는 하측 터미널 리드를 구비하고, 봉합 수지는 상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록 봉합한다. 본 발명에 따른 다른 반도체 칩 스케일 패키지는, 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 연결되는 상측 터미널 리드와 상기 상측 리드 선들과 접촉 또는 절연되는, 본딩 될 다수개의 하측 리드 선들을 구비하며, 그에 대응하는 다수개의 하측 와이어들을 통하여 상기 다수개의 하측 패드들과 연결되는 하측 터미널 리드를 구비하고, 봉합 수지는 상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록 봉합한다. 따라서, 패키지 스태킹(package stacking) 또는 칩 스태킹(chip stacking) 구조의 멀티칩 패키지(multi-chip package)에서, 칩들 간의 배선 인터커넥션(interconnection) 공정이 용이한 효과가 있다.

Description

양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일 패키지{Semiconductor chip scale package having a back and front built-in lead frame}
본 발명은 반도체 칩 패키지에 관한 것으로, 특히 양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일 패키지에 관한 것이다.
도 1은 일반적인 반도체 칩 스케일 패키지의 단면도이고, 도 2는 도 1의 반도체 칩 스케일 패키지의 아랫면을 설명하기 위한 도면이다.
도 1을 참조하면, 일반적인 반도체 칩 스케일 패키지(Chip Scale Package)는 QFN(Quad Flat No Lead) 패키지 구조를 갖는다. 도 1에서, QFN(Quad Flat No Lead) 패키지 구조의 반도체 칩 스케일 패키지(Chip Scale Package)는, 반도체 칩(chip)(110), 다이 패드(die pad)(120), 터미널 리드(lead)(130), 본딩 와이어(bonding wire)(140), 및 봉합 수지(epoxy mold)를 구비한다. 이외에도, QFN(Quad Flat No Lead) 패키지 구조의 반도체 칩 스케일 패키지(Chip Scale Package)는, 도 2에서, 타이바(tie bar)(210)를 구비한다.
반도체 칩(chip)(110)은 본딩 될 다수개의 패드들을 구비하며, 하나의 칩을 다이(die)라고 부르기도 한다.
다이 패드(die pad)(120)는 상기 반도체 칩(chip)(110)과 부착되어 상기 반도체 칩(chip)(110)을 지지한다.
터미널 리드(lead)(130)는 본딩 될 다수개의 리드 선들을 구비하며, 그에 대응하는 다수개의 와이어들을 통하여 상기 다수개의 패드들과 연결되고, 봉합되지 않고 노출된 부분을 통하여 상기 다수개의 패드들과 신호를 교류한다.
본딩 와이어(bonding wire)(140)는 상기 다수개의 와이어들을 통하여 상기 다수개의 패드들과 그에 대응되어 있는 상기 리드 선들을 연결시킨다.
타이바(tie bar)(210)는 상기 다이 패드(die pad)(120)를 지지한다.
봉합 수지(epoxy mold)(150)는 상기 반도체 칩(chip)이 부착된 (110)다이 패드(die pad)(120), 본딩 와이어(bonding wire)(140), 및 터미널 리드(lead)(130)를봉합한다. 단, 터미널 리드(lead)(130)는 외부와의 신호 교류를 위하여, 측면 또는 아랫면 쪽으로 일부 봉합되지 않고 노출된다.
도 2에 도시된 바와 같이, QFN(Quad Flat No Lead) 패키지 구조의 반도체 칩 스케일 패키지(Chip Scale Package)는, 사면으로 터미널 리드(lead)(130)가 노출되며, 터미널 리드(lead)(130)의 노출 형태는 핀 형태로 되지 않고, 플랫(flat)한 구조를 갖는다.
그러나, 위에서 기술한 바와 같은 일반적인 반도체 칩 스케일 패키지(Chip Scale Package)는, 리드 프레임이 한 면으로만 실장되므로, 패키지 스태킹(package stacking) 또는 칩 스태킹(chip stacking) 등 멀티칩 패키지(multi-chip package)하려는 경우에, 칩들 간의 배선 인터커넥션(interconnection) 공정에 어려움이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 패키지 스태킹(package stacking) 또는 칩 스태킹(chip stacking) 구조의 멀티칩 패키지(multi-chip package)에서, 칩들 간의 배선 인터커넥션(interconnection) 공정이 용이한 양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일 패키지를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 반도체 칩 스케일 패키지의 단면도이다.
도 2는 도 1의 반도체 칩 스케일 패키지의 아랫면을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 반도체 칩 스케일 패키지의 단면도이다.
도 4는 도 3의 반도체 칩 스케일 패키지의 응용예이다.
도 5는 본 발명에 따른 다른 반도체 칩 스케일 패키지의 단면도이다.
도 6은 도 5의 반도체 칩 스케일 패키지의 응용예이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 칩 스케일 패키지는, 본딩 될 다수개의 패드들을 구비하는 반도체 칩; 상기 반도체 칩과 부착되어 상기 반도체 칩을 지지하는 다이 패드; 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 와이어들을 통하여 상기 다수개의 패드들과 연결되는 상측 터미널 리드; 상기 상측 리드 선들과 접촉 또는 절연되는 다수개의 하측 리드 선들을 구비하는 하측 터미널 리드; 상기 다수개의 와이어들을 통하여 상기 다수개의 패드들과 그에 대응되어 있는 상기 상측 리드 선들을 연결시키는 본딩 와이어; 상기 다이 패드를 지지하는 타이바; 및 상기 상측 리드 선들의 일부 및 상기 하측 리드선 들의 일부가 노출되도록, 상기 반도체 칩, 상기 다이 패드, 상기 본딩 와이어, 상기 상측 터미널 리드, 및 상기 하측 터미널 리드를 봉합하는 봉합 수지를 구비하는 것을 특징으로 한다.
여기서, 상기 하측 리드선들은, 그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 상측 리드선들 일부와 접촉될 수 있는 것을 특징으로 한다.
또한, 상기 상측 리드선들은, 그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 하측 리드선들 일부와 접촉될 수 있는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 칩 스케일 패키지는, 본딩 될 다수개의 상측 패드들을 구비하는 상측 반도체 칩; 본딩 될 다수개의 하측 패드들을 구비하는 하측 반도체 칩; 상기 상측 반도체 칩과 상기 하측 반도체 칩 각각이 위아래로 부착되어 상기 상측 반도체 칩과 상기 하측 반도체 칩을 지지하는 다이 패드; 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 연결되는 상측 터미널 리드; 상기 상측 리드 선들과 접촉 또는 절연되는, 본딩 될 다수개의 하측 리드 선들을 구비하며, 그에 대응하는 다수개의 하측 와이어들을 통하여 상기다수개의 하측 패드들과 연결되는 하측 터미널 리드; 상기 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 그에 대응되어 있는 상기 상측 리드 선들을 연결시키는 상측 본딩 와이어; 상기 다수개의 하측 와이어들을 통하여 상기 다수개의 하측 패드들과 그에 대응되어 있는 상기 하측 리드 선들을 연결시키는 하측 본딩 와이어; 상기 다이 패드를 지지하는 타이바; 및 상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록, 상기 상측 반도체 칩, 상기 하측 반도체 칩, 상기 다이 패드, 상기 본딩 와이어, 상기 상측 터미널 리드, 및 상기 하측 터미널 리드를 봉합하는 봉합 수지를 구비하는 것을 특징으로 한다.
여기서, 상기 하측 리드선들은, 그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 상측 리드선들 일부와 접촉될 수 있는 것을 특징으로 한다.
또한, 상기 상측 리드선들은, 그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 하측 리드선들 일부와 접촉될 수 있는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 반도체 칩 스케일 패키지의 단면도이다.
도 3을 참조하면, 본 발명에 따른 반도체 칩 스케일 패키지는, 반도체칩(chip)(310), 다이 패드(die pad)(320), 상측 터미널 리드(terminal lead)(330), 하측 터미널 리드(terminal lead)(340), 본딩 와이어(bonding wire)(350), 타이바(tie bar)(미도시), 및 봉합 수지(epoxy mold)(360)를 구비한다.
반도체 칩(chip)(310)은 본딩 될 다수개의 패드들을 구비한다. 하나의 칩을 다이(die)라고 부르기도 한다.
다이 패드(die pad)(320)는 상기 반도체 칩(chip)(310)과 부착되어 상기 반도체 칩(chip)(310)을 지지한다.
상측 터미널 리드(terminal lead)(330)는 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 와이어들을 통하여 상기 다수개의 패드들과 연결된다.
하측 터미널 리드(terminal lead)(340)는 상기 상측 리드 선들과 접촉 또는 절연되는 다수개의 하측 리드 선들을 구비한다.
본딩 와이어(bonding wire)(350)는 상기 다수개의 와이어들을 통하여 상기 다수개의 패드들과 그에 대응되어 있는 상기 상측 리드 선들을 연결시킨다.
타이바(tie bar)는 상기 다이 패드(die pad)(320)를 지지한다. 여기서, 타이바(tie bar)는 도 2에서와 같이, 상기 다이 패드(die pad)(320)를 지지하는 역할을 한다.
봉합 수지(epoxy mold)(360)는 상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록, 상기 반도체 칩(chip)(310), 상기 다이 패드(die pad)(320), 상기 본딩 와이어(bonding wire)(350), 상기 상측 터미널리드(terminal lead)(330), 및 상기 하측 터미널 리드(terminal lead)(340)를 봉합한다. 즉, 상측 터미널 리드(terminal lead)(330)는 외부 또는 다른 패키지와의 신호 교류를 위하여, 측면 또는 윗면 쪽으로 일부 봉합되지 않고 노출된다. 또한, 하측 터미널 리드(terminal lead)(340)는 외부 또는 다른 패키지와의 신호 교류를 위하여, 측면 또는 아랫면 쪽으로 일부 봉합되지 않고 노출된다.
위와 같은 본 발명에 따른 반도체 칩 스케일 패키지는, 도 2에서 설명한 바와 같이, QFN(Quad Flat No Lead) 패키지 구조의 반도체 칩 스케일 패키지(Chip Scale Package) 형태를 가진다. 그러나, 본 발명에 따른 반도체 칩 스케일 패키지는, 도 2에서 터미널 리드의 아랫면이 노출되는 형태로, 윗면도 노출된다. 즉, 사면의 위아래로 각각 상측 터미널 리드(terminal lead)(330)와 하측 터미널 리드(terminal lead)(340)가 노출되며, 터미널 리드들(330,340)의 노출 형태는 핀 형태로 되지 않고, 플랫(flat)한 구조를 갖는다.
도 4는 도 3의 반도체 칩 스케일 패키지의 응용예이다.
도 4를 참조하면, 도 4는 도 3과 같은 구조를 갖는 반도체 칩 스케일 패키지가 상하로 스태킹(stacking)된 구조로서, 위쪽 패키지(410)와 아래쪽 패키지(420)에 구비되는 반도체 칩들은 서로 다른 기능을 수행하며, 위쪽 패키지(410)와 아래쪽 패키지(420) 간에 서로 필요한 리드 선들이 접촉되어 배선 인터커넥션(interconnection)되는 구조이다.
즉, 위쪽 패키지(410)의 하측 리드 선들은, 그 일부가 동일한 구조의 하측 다른 반도체 칩 스케일 패키지(420)의 상측 리드선들 일부와 접촉될 수 있다.
또는, 아래쪽 패키지(420)의 상측 리드 선들은, 그 일부가 동일한 구조의 상측 다른 반도체 칩 스케일 패키지(410)의 하측 리드선들 일부와 접촉될 수 있다.
도 5는 본 발명에 따른 다른 반도체 칩 스케일 패키지의 단면도이다.
도 5를 참조하면, 본 발명에 따른 다른 반도체 칩 스케일 패키지는, 상측 반도체 칩(chip)(510), 하측 반도체 칩(chip)(520), 다이 패드(die pad)(530), 상측 터미널 리드(terminal lead)(540), 하측 터미널 리드(terminal lead)(550), 상측 본딩 와이어(bonding wire)(560), 하측 본딩 와이어(bonding wire)(570), 타이바(tie bar)(미도시), 및 봉합 수지(epoxy mold)(580)를 구비한다.
상측 반도체 칩(chip)(510)은 본딩 될 다수개의 상측 패드들을 구비한다. 하나의 칩을 다이(die)라고 부르기도 한다.
하측 반도체 칩(chip)(520)은 본딩 될 다수개의 하측 패드들을 구비한다. 하나의 칩을 다이(die)라고 부르기도 한다.
다이 패드(die pad)(530)는 상기 상측 반도체 칩(chip)(510)과 상기 하측 반도체 칩(chip)(520) 각각이 위아래로 부착되어 상기 상측 반도체 칩(chip)(510)과 상기 하측 반도체 칩(chip)(520)을 지지한다.
상측 터미널 리드(terminal lead)(540)는 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 연결된다.
하측 터미널 리드(terminal lead)(550)는 상기 상측 리드 선들과 접촉 또는 절연되는, 본딩 될 다수개의 하측 리드 선들을 구비하며, 그에 대응하는 다수개의하측 와이어들을 통하여 상기 다수개의 하측 패드들과 연결된다.
상측 본딩 와이어(bonding wire)(560)는 상기 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 그에 대응되어 있는 상기 상측 리드 선들을 연결시킨다.
하측 본딩 와이어(bonding wire)(570)는 상기 다수개의 하측 와이어들을 통하여 상기 다수개의 하측 패드들과 그에 대응되어 있는 상기 하측 리드 선들을 연결시킨다.
타이바(tie bar)는 상기 다이 패드(die pad)(530)를 지지한다. 여기서, 타이바(tie bar)는 도 2의 타이바(tie bar)(210)와 같이, 상기 다이 패드(die pad)(530)를 지지하는 역할을 한다.
봉합 수지(epoxy mold)(580)는 상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록, 상기 상측 반도체 칩(chip)(510), 상기 하측 반도체 칩(chip)(520), 상기 다이 패드(die pad)(530), 상기 본딩 와이어, 상기 상측 터미널 리드(terminal lead)(540), 및 상기 하측 터미널 리드(terminal lead)(550)를 봉합한다. 즉, 상측 터미널 리드(terminal lead)(540)는 외부 또는 다른 패키지와의 신호 교류를 위하여, 측면 또는 윗면 쪽으로 일부 봉합되지 않고 노출된다. 또한, 하측 터미널 리드(terminal lead)(550)는 외부 또는 다른 패키지와의 신호 교류를 위하여, 측면 또는 아랫면 쪽으로 일부 봉합되지 않고 노출된다.
위와 같은 본 발명에 따른 다른 반도체 칩 스케일 패키지도 역시, 도 2에서 설명한 바와 같이, QFN(Quad Flat No Lead) 패키지 구조의 반도체 칩 스케일 패키지(Chip Scale Package) 형태를 가진다. 그리고, 본 발명에 따른 반도체 칩 스케일 패키지는, 도 2에서 터미널 리드의 아랫면이 노출되는 형태로, 윗면도 노출된다. 즉, 사면의 위아래로 각각 상측 터미널 리드(terminal lead)(540)와 하측 터미널 리드(terminal lead)(550)가 노출되며, 터미널 리드들(540,550)의 노출 형태는 핀 형태로 되지 않고, 플랫(flat)한 구조를 갖는다.
도 6은 도 5의 반도체 칩 스케일 패키지의 응용예이다.
도 6을 참조하면, 도 6은 도 5와 같은 구조를 갖는 반도체 칩 스케일 패키지가 상하로 스태킹(stacking)된 구조로서, 위쪽 패키지(610)와 아래쪽 패키지(620)에 구비되는 반도체 칩들은 서로 다른 기능을 수행하며, 위쪽 패키지(610)와 아래쪽 패키지(620) 간에 서로 필요한 리드 선들이 접촉되어 배선 인터커넥션(interconnection)되는 구조이다.
즉, 위쪽 패키지(610)의 하측 리드 선들은, 그 일부가 동일한 구조의 하측 다른 반도체 칩 스케일 패키지(620)의 상측 리드선들 일부와 접촉될 수 있다.
또는, 아래쪽 패키지(620)의 상측 리드 선들은, 그 일부가 동일한 구조의 상측 다른 반도체 칩 스케일 패키지(610)의 하측 리드선들 일부와 접촉될 수 있다.
위에서 기술한 바와 같이, 본 발명에 따른 반도체 칩 스케일 패키지는, 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 와이어들을 통하여 상기 다수개의 패드들과 연결되는 상측 터미널 리드(terminal lead)(330)와 상기 상측 리드 선들과 접촉 또는 절연되는 다수개의 하측 리드 선들을 구비하는 하측 터미널 리드(terminal lead)(340)를 구비하고, 봉합 수지(360)는 상기 상측 리드선 들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록 봉합한다. 본 발명에 따른 다른 반도체 칩 스케일 패키지는, 본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 연결되는 상측 터미널 리드(terminal lead)(540)와 상기 상측 리드 선들과 접촉 또는 절연되는, 본딩 될 다수개의 하측 리드 선들을 구비하며, 그에 대응하는 다수개의 하측 와이어들을 통하여 상기 다수개의 하측 패드들과 연결되는 하측 터미널 리드(terminal lead)(550)를 구비하고, 봉합 수지(580)는 상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록 봉합한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일 패키지는, 터미널 리드를 상하 동시에 노출되게 하였으므로, 패키지 스태킹(package stacking) 또는 칩 스태킹(chip stacking) 구조의 멀티칩 패키지(multi-chip package)에서, 칩들 간의 배선 인터커넥션(interconnection) 공정이 용이한 효과가 있다.

Claims (6)

  1. 본딩 될 다수개의 패드들을 구비하는 반도체 칩;
    상기 반도체 칩과 부착되어 상기 반도체 칩을 지지하는 다이 패드;
    본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 와이어들을 통하여 상기 다수개의 패드들과 연결되는 상측 터미널 리드;
    상기 상측 리드 선들과 접촉 또는 절연되는 다수개의 하측 리드 선들을 구비하는 하측 터미널 리드;
    상기 다수개의 와이어들을 통하여 상기 다수개의 패드들과 그에 대응되어 있는 상기 상측 리드 선들을 연결시키는 본딩 와이어;
    상기 다이 패드를 지지하는 타이바; 및
    상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록, 상기 반도체 칩, 상기 다이 패드, 상기 본딩 와이어, 상기 상측 터미널 리드, 및 상기 하측 터미널 리드를 봉합하는 봉합 수지를 구비하는 것을 특징으로 하는 반도체 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 하측 리드선들은,
    그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 상측 리드선들 일부와 접촉될 수 있는 것을 특징으로 하는 반도체 칩 스케일 패키지.
  3. 제 1항에 있어서, 상기 상측 리드 선들은,
    그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 하측 리드선들 일부와 접촉될 수 있는 것을 특징으로 하는 반도체 칩 스케일 패키지.
  4. 본딩 될 다수개의 상측 패드들을 구비하는 상측 반도체 칩;
    본딩 될 다수개의 하측 패드들을 구비하는 하측 반도체 칩;
    상기 상측 반도체 칩과 상기 하측 반도체 칩 각각이 위아래로 부착되어 상기 상측 반도체 칩과 상기 하측 반도체 칩을 지지하는 다이 패드;
    본딩 될 다수개의 상측 리드 선들을 구비하며, 그에 대응하는 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 연결되는 상측 터미널 리드;
    상기 상측 리드 선들과 접촉 또는 절연되는, 본딩 될 다수개의 하측 리드 선들을 구비하며, 그에 대응하는 다수개의 하측 와이어들을 통하여 상기 다수개의 하측 패드들과 연결되는 하측 터미널 리드;
    상기 다수개의 상측 와이어들을 통하여 상기 다수개의 상측 패드들과 그에 대응되어 있는 상기 상측 리드 선들을 연결시키는 상측 본딩 와이어;
    상기 다수개의 하측 와이어들을 통하여 상기 다수개의 하측 패드들과 그에 대응되어 있는 상기 하측 리드 선들을 연결시키는 하측 본딩 와이어;
    상기 다이 패드를 지지하는 타이바; 및
    상기 상측 리드 선들의 일부 및 상기 하측 리드 선들의 일부가 노출되도록,상기 상측 반도체 칩, 상기 하측 반도체 칩, 상기 다이 패드, 상기 본딩 와이어, 상기 상측 터미널 리드, 및 상기 하측 터미널 리드를 봉합하는 봉합 수지를 구비하는 것을 특징으로 하는 반도체 칩 스케일 패키지.
  5. 제 4항에 있어서, 상기 하측 리드 선들은,
    그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 상측 리드선들 일부와 접촉될 수 있는 것을 특징으로 하는 반도체 칩 스케일 패키지.
  6. 제 1항에 있어서, 상기 상측 리드 선들은,
    그 일부가 동일한 구조의 다른 반도체 칩 스케일 패키지의 하측 리드선들 일부와 접촉될 수 있는 것을 특징으로 하는 반도체 칩 스케일 패키지.
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* Cited by examiner, † Cited by third party
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KR100833183B1 (ko) * 2006-09-21 2008-05-28 삼성전자주식회사 적층형 반도체 패키지
CN117133746A (zh) * 2023-10-26 2023-11-28 成都电科星拓科技有限公司 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法

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