CN117133746B - 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法 - Google Patents
用于双面焊接的方形扁平无引脚封装芯片结构及封装方法 Download PDFInfo
- Publication number
- CN117133746B CN117133746B CN202311396920.5A CN202311396920A CN117133746B CN 117133746 B CN117133746 B CN 117133746B CN 202311396920 A CN202311396920 A CN 202311396920A CN 117133746 B CN117133746 B CN 117133746B
- Authority
- CN
- China
- Prior art keywords
- chip
- double
- lead
- wafer
- sided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000003466 welding Methods 0.000 title claims abstract description 22
- 238000005476 soldering Methods 0.000 claims description 14
- 238000005520 cutting process Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 238000001746 injection moulding Methods 0.000 claims description 9
- 239000003822 epoxy resin Substances 0.000 claims description 8
- 229920000647 polyepoxide Polymers 0.000 claims description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- 238000005538 encapsulation Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910003460 diamond Inorganic materials 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- 239000000919 ceramic Substances 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 239000008367 deionised water Substances 0.000 claims description 3
- 229910021641 deionized water Inorganic materials 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000007747 plating Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000010147 laser engraving Methods 0.000 claims description 2
- 238000007711 solidification Methods 0.000 claims description 2
- 230000008023 solidification Effects 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229920006267 polyester film Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49537—Plurality of lead frames mounted in one device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明公开了用于双面焊接的方形扁平无引脚封装芯片结构及封装方法，涉及方形扁平无引脚封装芯片领域；其中，用于双面焊接的方形扁平无引脚封装芯片结构，包括：芯片，所述芯片上方和下方均设置有引线框架；所述引线框架的框架管脚通过焊线与芯片的功能接口连接；所述芯片上方和下方的引线框架能够作为芯片管脚，与上下两块印制电路板焊接在一起；本发明，旨在改变传统芯片与印制电路板的焊接方式，以芯片可以实现双面焊接为基础，实现多层印制电路板的堆叠布置，在有限空间内通过提升高度来实现高密度印制电路板布局。
Description
技术领域
本发明涉及方形扁平无引脚封装芯片领域，具体涉及用于双面焊接的方形扁平无引脚封装芯片结构及封装方法。
背景技术
本节中的陈述仅提供与本公开相关的背景信息，并且可能不构成现有技术。
目前具有印制电路板的设备主要通过以下两种方式来减小占地面积以及提高便携性，一种是将设备做得更轻更薄，另一种是通过增加空间高度来减少占地面积；如果在具体的应用场景下限定了印制电路板的占用面积而不限制高度，则可以采用多层印制电路板叠放的方式，将传统设计的单层印制电路板上的元器件分别布置在多个面积更小的印制电路板上，再将其连接起来就可以实现；而如何能够在实现印制电路板之间两两通讯的基础上，同时满足信号的高速传递和完整性等要求是多层印制电路板堆叠布置的一个痛点。
而传统的方形扁平无引脚封装方法（Quad Flat No-leads Package，QFN）在完成磨片、划片、装片之后，进行焊线时是将引线框架全部置于芯片下方，使用自动焊线设备将芯片的功能接口（功能Pad，Pad是连接芯片内部和芯片封装的接口）与引线框架的管脚用金线连接起来；即把芯片的功能接口通过引线框架的管脚连接到外部的印刷电路板，以确保产品通电后可以正常工作；因此，传统的方形扁平无引脚封装方法，无法实现两两印刷电路板的堆叠，无法满足节约空间的需求。
发明内容
本发明的目的在于：针对传统的方形扁平无引脚封装方法无法实现多层印刷电路板堆叠的问题，提供了用于双面焊接的方形扁平无引脚封装芯片结构及封装方法，旨在改变传统芯片与印制电路板的焊接方式，以芯片可以实现双面焊接为基础，实现多层印制电路板堆叠布置，在有限空间内通过提升高度来实现高密度印制电路板布局，从而解决了上述问题。
本发明的技术方案如下：
一种用于双面焊接的方形扁平无引脚封装芯片结构，包括：
芯片，所述芯片上方和下方均设置有引线框架；所述引线框架的框架管脚通过焊线与芯片的功能接口连接；所述芯片上方和下方的引线框架能够作为芯片管脚，与上下两块印制电路板焊接在一起，实现多层印制电路板的堆叠布置。
进一步地，所述芯片与引线框架通过环氧树脂塑封为一体。
进一步地，所述芯片上方的引线框架与芯片下方的引线框架交错布置。
一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，包括：
步骤S1：将从晶圆厂获取的圆片进行减薄；
步骤S2：将一片圆片上，具有各独立功能的芯片进行切割分离；
步骤S3：将分离好的芯片从已划开的圆片上取出，并依次放到条状的金属框架载体上，并用银浆将各个芯片粘贴在金属框架载体上，然后加热使之固化；
步骤S4：确定各个芯片上方和下方引线框架的布置数量和位置，并采用双面焊线设备将各个芯片的功能接口与对应的引线框架的框架管脚用焊线连接；
步骤S5：将所有芯片和所有引线框架用环氧树脂通过高温压力注塑的方式覆盖包裹并固化，完成整体封装；
步骤S6：在引线框架上镀一层锡；
步骤S7：将已完成整体封装的各个芯片从金属框架载体上切割下来，得到各个单独的已完成封装的芯片。
进一步地，所述步骤S1，包括：
把所要加工的晶圆粘接在减薄膜上，然后把减薄膜及晶圆利用真空吸附到多孔陶瓷成片台上，杯形金刚石砂轮工作面的内外圆舟中线调整到晶圆的中心位置，晶圆和砂轮绕各自的轴线回转，进行切进磨削；其中磨削包括：粗磨、精磨和抛光三个阶段。
进一步地，所述步骤S2，包括：
将刀片安装在高速旋转的锭子上，根据晶圆上的切割道对晶圆进行切割，形成单个芯片，同时用去离子水进行清洗。
进一步地，所述步骤S3，包括：
用弹出机顶针将芯片从晶圆上顶起，并吸住芯片后将其粘在有银浆的金属框架载体的接口上，并在175℃条件下进行烘烤，完成固化同时消除应力。
进一步地，所述步骤S4，包括：
使用双面焊线设备将芯片上方的引线框架暂时固定，并用高温将芯片的功能接口与上方的引线框架通过焊线进行连接；再使用双面焊线设备将芯片下方的引线框架与芯片的功能接口通过焊线进行连接。
进一步地，所述步骤S5，包括：
在注塑前，需将芯片上方的引线框架进行支撑，以保证在注塑时，芯片上方的引线框架不会下落。
进一步地，在步骤S6结束后，还可以将产品信息通过激光刻字打印在每颗芯片上；所述产品信息，包括：产品名称、客户标识、批次信息。
与现有的技术相比本发明的有益效果是：
1、本发明中，上下交错布置的引线框架，相比于传统方形扁平无引脚封装将引线框架平铺直列的放置于芯片下方这种形式，能够将一部分引线框架置于芯片上方，只需稍微修改金线角度和缩短各芯片管脚之间距离，就可以在一定程度上缩小芯片封装体积。
2、通过传统方形扁平无引脚封装方法封装的芯片只能单面焊接，注定在具有大量芯片的印刷电路板上只能平面铺开，会使印刷电路板占用面积变得很大；而通过本发明提出的封装方法封装的芯片，可以实现多层印刷电路板的叠放，从而减小单块印刷电路板面积，通过增加高度来节省占用面积。
3、在传统方形扁平无引脚封装方法中，虽然也能通过转接线、连接器等实现多层印刷电路板的叠放，但是会造成一定程度的信号损失和传输速率减慢，而在本发明提出的封装方法中，可以在不使用转接线等手段的前提下，实现多层印刷板的堆叠，使模块化设备可以做到聚合一体化，同时避免信号减速和损失。
附图说明
图1为一种用于双面焊接的方形扁平无引脚封装芯片结构的剖视图；
图2为一种用于双面焊接的方形扁平无引脚封装芯片结构的结构示意图；
图3为一种用于双面焊接的方形扁平无引脚封装芯片的封装方法流程图。
附图标记：1-芯片，2-引线框架，3-金线，4-环氧树脂。
具体实施方式
需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
下面结合实施例对本发明的特征和性能作进一步的详细描述。
实施例一
请参阅图1和图2，一种用于双面焊接的方形扁平无引脚封装芯片结构，包括：
芯片1，所述芯片1上方和下方均设置有引线框架2；所述引线框架2的框架管脚通过焊线与芯片1的功能接口连接；所述芯片1上方和下方的引线框架2能够作为芯片管脚，与上下两块印制电路板焊接在一起，实现多层印制电路板的堆叠布置，同时这种多层印制电路板的信号传输效果与单层印制电路板无异，避免了转接或连线导致信号传输速率减慢或信号损失等情况；优选地，所述引线框架2的框架管脚通过金线3与芯片1的功能接口连接。
在本实施例中，具体的，所述芯片1与引线框架2通过环氧树脂4塑封为一体。
在本实施例中，具体的，所述芯片1上方的引线框架2与芯片1下方的引线框架2交错布置，即每隔一个引线框架2，就改变一次引线框架2的上下位置；需要说明的是，具体哪几个引线框架2在上方，哪几个引线框架2在下方，需要根据对应的功能接口进行设计，在此不再进行赘述；
而上下交错布置的引线框架2，相比于传统方形扁平无引脚封装将引线框架平铺直列的放置于芯片下方这种形式，能够将一部分引线框架2置于芯片1上方，只需稍微修改金线3角度和缩短各芯片管脚之间距离，就可以在一定程度上缩小芯片封装体积。
实施例二
实施例二针对于实施例一提出的封装结构，提出了一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，请参阅图3，具体包括如下步骤：
步骤S1：磨片减薄；将从晶圆厂获取的圆片进行减薄，以方便在有限的空间中进行封装；
步骤S2：划片切割；将一片圆片上，具有各独立功能的芯片进行切割分离，方便封装；
步骤S3：装片；将分离好的芯片从已划开的圆片上取出，并依次放到条状的金属框架载体上，并用银浆将各个芯片粘贴在金属框架载体上，然后加热使之固化；
步骤S4：双面焊线；确定各个芯片上方和下方引线框架的布置数量和位置，并采用双面焊线设备将各个芯片的功能接口与对应的引线框架的框架管脚用焊线连接；
步骤S5：包封；将所有芯片和所有引线框架用环氧树脂通过高温压力注塑的方式覆盖包裹并固化，完成整体封装；
步骤S6：电镀；在引线框架上镀一层锡，即由于引线框架的材料为铜，因此为了防止露出部分的裸铜氧化，并确保封装好的芯片可以通过表面贴装技术（Surface MountedTechnology，SMT）与印制电路板成功焊接，需要在铜上镀一层锡；
步骤S7：切割；将已完成整体封装的各个芯片从金属框架载体上切割下来，得到各个单独的已完成封装的芯片；其中，需要注意的是，在切割时，应使用切割胶带进行粘接以防止芯片散落。
在本实施例中，具体的，所述步骤S1，包括：
把所要加工的晶圆粘接在减薄膜上，然后把减薄膜及晶圆利用真空吸附到多孔陶瓷成片台上，杯形金刚石砂轮工作面的内外圆舟中线调整到晶圆的中心位置，晶圆和砂轮绕各自的轴线回转，进行切进磨削；其中磨削包括：粗磨、精磨和抛光三个阶段。
在本实施例中，具体的，所述步骤S2，包括：
将金刚砂粒非常小的刀片安装在高速旋转的锭子上，根据晶圆上的切割道对晶圆进行切割，形成单个芯片，同时用去离子水进行清洗，清洗的目的是冷却刀片；其中，晶圆需要粘贴在在聚酯薄膜上，防止在切割时晶圆散落；在切割时，通常需要切入聚酯薄膜10-20μm以保证晶圆完全切割开；划片时先在切割道上切出一条痕迹，然后再半切割，最后再全切割，直至将晶圆完全切开。
在本实施例中，具体的，所述步骤S3，包括：
用弹出机顶针将芯片从晶圆上顶起，并吸住芯片后将其粘在有银浆的金属框架载体的接口上，并在175℃条件下进行烘烤，完成固化同时消除应力；优选地，烘烤时长为1小时。
在本实施例中，具体的，所述步骤S4，包括：
使用双面焊线设备将芯片上方的引线框架暂时固定，并用高温将芯片的功能接口与上方的引线框架通过焊线进行连接；再使用双面焊线设备将芯片下方的引线框架与芯片的功能接口通过焊线进行连接；需要说明的是，在传统的方形扁平无引脚封装中，芯片管脚间距一般为0.8mm；
而在本实施例提出的封装方法中，以图2所示的芯片管脚布置方式为例，芯片上方的两个芯片管脚间距可以设定为0.8mm，芯片下方在上方两个芯片管脚中间对应的位置设置一个芯片管脚，从而能将三个芯片管脚间距总和从2.4mm缩小至0.8mm；
因此，一个具有20个芯片管脚的芯片，若通过传统的方形扁平无引脚封装方法进行封装，最终封装好的芯片的尺寸为6×6mm；若通过本实施例提出的封装方法进行封装，则最终封装好的芯片的尺寸减小到4×4mm；
而由于相邻芯片管脚的间距并没有改变，因此对引线框架和金线焊接设备精度要求也没有做出改变，使用原有精度的设备同样可以进行焊接，但是大大减小了芯片的占用面积。
在本实施例中，具体的，所述步骤S5，包括：
在注塑前，需将芯片上方的引线框架进行支撑，以保证在注塑时，芯片上方的引线框架不会下落，从而埋没在环氧树脂之中。
在本实施例中，具体的，在步骤S6结束后，还可以将产品信息通过激光刻字打印在每颗芯片上；所述产品信息，包括：产品名称、客户标识、批次信息。
实施例三
在市面上大多数家用甚至工业通讯设备（如无线路由器、蓝牙模块、无线传感器网络设备、无线电频率识别设备等）都有自己的主板，如果要将这些设备整合成一台设备的话就需要重新设计印刷电路板上的电路、布局以及元器件等；
而从一开始便采用经实施例一提出的用于双面焊接的芯片，即可使这些设备的主板互相串联，仅需在主板其他部分做一些微调和测试；其具体实施步骤如下：
步骤1：准备好各个模块印刷电路板，确保各个模块可以独立正常运行，若印刷电路板为单面，需重新设计为双面印刷电路板；
步骤2：将各个模块的芯片采用实施例二提出的封装方法进行封装（即得到用于双面焊接的芯片），以确保后续能够正确焊接在上下两块印刷电路板之间；
步骤3：确定焊接位置，并将用于双面焊接的芯片与上下两块印刷电路板进行焊接；
步骤4：将各个模块的印刷电路板两两通过对应的用于双面焊接的芯片进行连接；
步骤5：进行测试和调试，确保各个模块能够正常工作，最后在进行封装和固定。
同样地，同一设备也可以将自身划分为多个子模块，只要设计好每个子模块的电路，也能通过用于双面焊接的芯片进行多个子模块的堆叠，从而压缩设备的占地空间。
以上所述实施例仅表达了本申请的具体实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请技术方案构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。
提供本背景技术部分是为了大体上呈现本发明的上下文，当前所署名的发明人的工作、在本背景技术部分中所描述的程度上的工作以及本部分描述在申请时尚不构成现有技术的方面，既非明示地也非暗示地被承认是本发明的现有技术。
Claims (8)
1.一种用于双面焊接的方形扁平无引脚封装芯片结构，其特征在于，包括：
芯片(1)，所述芯片(1)上方和下方均设置有引线框架(2)；所述芯片(1)上方和下方的引线框架(2)均通过焊线与芯片(1)的功能接口连接；所述芯片(1)上方和下方的引线框架(2)能够作为芯片管脚，与上下两块印制电路板焊接在一起；所述芯片下方在上方两个芯片管脚中间对应的位置设置一个芯片管脚；
所述芯片(1)上方的引线框架(2)与芯片(1)下方的引线框架(2)上下交错布置，每隔一个引线框架(2)，就改变一次引线框架(2)的上下位置，实现多层印制电路板的堆叠布置。
2.根据权利要求1所述的一种用于双面焊接的方形扁平无引脚封装芯片结构，其特征在于，所述芯片(1)与引线框架(2)通过环氧树脂(4)塑封为一体。
3.一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，其特征在于，用于制造权利要求1或2所述的用于双面焊接的方形扁平无引脚封装芯片结构，包括：
步骤S1：将从晶圆厂获取的圆片进行减薄；
步骤S2：将一片圆片上，具有各独立功能的芯片进行切割分离；
步骤S3：将分离好的芯片从已划开的圆片上取出，并依次放到条状的金属框架载体上，并用银浆将各个芯片粘贴在金属框架载体上，然后加热使之固化；
步骤S4：确定各个芯片上方和下方引线框架的布置数量和位置，并采用双面焊线设备将各个芯片的功能接口与对应的引线框架的框架管脚用焊线连接；
步骤S5：将所有芯片和所有引线框架用环氧树脂通过高温压力注塑的方式覆盖包裹并固化，完成整体封装；
步骤S6：在引线框架上镀一层锡；
步骤S7：将已完成整体封装的各个芯片从金属框架载体上切割下来，得到各个单独的已完成封装的芯片；
所述步骤S4，包括：
使用双面焊线设备将芯片上方的引线框架暂时固定，并用高温将芯片的功能接口与上方的引线框架通过焊线进行连接；再使用双面焊线设备将芯片下方的引线框架与芯片的功能接口通过焊线进行连接。
4.根据权利要求3所述的一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，其特征在于，所述步骤S1，包括：
把所要加工的晶圆粘接在减薄膜上，然后把减薄膜及晶圆利用真空吸附到多孔陶瓷成片台上，杯形金刚石砂轮工作面的内外圆舟中线调整到晶圆的中心位置，晶圆和砂轮绕各自的轴线回转，进行切进磨削；其中磨削包括：粗磨、精磨和抛光三个阶段。
5.根据权利要求3所述的一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，其特征在于，所述步骤S2，包括：
将刀片安装在高速旋转的锭子上，根据晶圆上的切割道对晶圆进行切割，形成单个芯片，同时用去离子水进行清洗。
6.根据权利要求3所述的一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，其特征在于，所述步骤S3，包括：
用弹出机顶针将芯片从晶圆上顶起，并吸住芯片后将其粘在有银浆的金属框架载体的接口上，并在175℃条件下进行烘烤，完成固化同时消除应力。
7.根据权利要求3所述的一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，其特征在于，所述步骤S5，包括：
在注塑前，需将芯片上方的引线框架进行支撑，以保证在注塑时，芯片上方的引线框架不会下落。
8.根据权利要求3所述的一种用于双面焊接的方形扁平无引脚封装芯片的封装方法，其特征在于，在步骤S6结束后，还可以将产品信息通过激光刻字打印在每颗芯片上；所述产品信息，包括：产品名称、客户标识、批次信息。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311396920.5A CN117133746B (zh) | 2023-10-26 | 2023-10-26 | 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311396920.5A CN117133746B (zh) | 2023-10-26 | 2023-10-26 | 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117133746A CN117133746A (zh) | 2023-11-28 |
| CN117133746B true CN117133746B (zh) | 2024-01-30 |
Family
ID=88856773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311396920.5A Active CN117133746B (zh) | 2023-10-26 | 2023-10-26 | 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117133746B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117954411A (zh) * | 2024-03-26 | 2024-04-30 | 成都电科星拓科技有限公司 | 一种支持双面引脚的扁平式封装结构及工艺 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040048741A (ko) * | 2002-12-04 | 2004-06-10 | 삼성전자주식회사 | 양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일패키지 |
| WO2005017968A2 (en) * | 2003-08-14 | 2005-02-24 | Advanced Interconnect Technologies Limited | Semiconductor device package and method for manufacturing same |
| CN1835228A (zh) * | 2005-03-16 | 2006-09-20 | 飞思卡尔半导体公司 | 三维封装及其形成方法 |
| JP2007027526A (ja) * | 2005-07-20 | 2007-02-01 | Kyushu Institute Of Technology | 両面電極パッケージ及びその製造方法 |
| CN102194788A (zh) * | 2010-03-18 | 2011-09-21 | 万国半导体股份有限公司 | 多层引线框封装及其制备方法 |
| WO2014188632A1 (ja) * | 2013-05-23 | 2014-11-27 | パナソニック株式会社 | 放熱構造を有する半導体装置および半導体装置の積層体 |
| CN104465595A (zh) * | 2014-12-02 | 2015-03-25 | 天水华天科技股份有限公司 | 基于定制引线框架的csp型mems封装件及生产方法 |
| KR20160135656A (ko) * | 2015-05-18 | 2016-11-28 | 토와 가부시기가이샤 | 반도체 장치 및 그 제조 방법 |
| CN116936544A (zh) * | 2023-09-18 | 2023-10-24 | 成都电科星拓科技有限公司 | 一种解决数模干扰的封装结构及封装方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG132533A1 (en) * | 2005-11-21 | 2007-06-28 | St Microelectronics Asia | Ultra-thin quad flat no-lead (qfn) package and method of fabricating the same |
| US8564124B2 (en) * | 2006-03-07 | 2013-10-22 | International Rectifier Corporation | Semiconductor package |
| US8513542B2 (en) * | 2006-03-08 | 2013-08-20 | Stats Chippac Ltd. | Integrated circuit leaded stacked package system |
| US20170278825A1 (en) * | 2016-03-24 | 2017-09-28 | Freescale Semiconductor, Inc. | Apparatus and Methods for Multi-Die Packaging |
| US10418343B2 (en) * | 2017-12-05 | 2019-09-17 | Infineon Technologies Ag | Package-in-package structure for semiconductor devices and methods of manufacture |
-
2023
- 2023-10-26 CN CN202311396920.5A patent/CN117133746B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040048741A (ko) * | 2002-12-04 | 2004-06-10 | 삼성전자주식회사 | 양면 실장 리드 프레임 구조를 갖는 반도체 칩 스케일패키지 |
| WO2005017968A2 (en) * | 2003-08-14 | 2005-02-24 | Advanced Interconnect Technologies Limited | Semiconductor device package and method for manufacturing same |
| CN1835228A (zh) * | 2005-03-16 | 2006-09-20 | 飞思卡尔半导体公司 | 三维封装及其形成方法 |
| JP2007027526A (ja) * | 2005-07-20 | 2007-02-01 | Kyushu Institute Of Technology | 両面電極パッケージ及びその製造方法 |
| CN102194788A (zh) * | 2010-03-18 | 2011-09-21 | 万国半导体股份有限公司 | 多层引线框封装及其制备方法 |
| WO2014188632A1 (ja) * | 2013-05-23 | 2014-11-27 | パナソニック株式会社 | 放熱構造を有する半導体装置および半導体装置の積層体 |
| CN104465595A (zh) * | 2014-12-02 | 2015-03-25 | 天水华天科技股份有限公司 | 基于定制引线框架的csp型mems封装件及生产方法 |
| WO2016086769A1 (zh) * | 2014-12-02 | 2016-06-09 | 天水华天科技股份有限公司 | 基于定制引线框架的csp型mems封装件及生产方法 |
| KR20160135656A (ko) * | 2015-05-18 | 2016-11-28 | 토와 가부시기가이샤 | 반도체 장치 및 그 제조 방법 |
| CN116936544A (zh) * | 2023-09-18 | 2023-10-24 | 成都电科星拓科技有限公司 | 一种解决数模干扰的封装结构及封装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117133746A (zh) | 2023-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7228063B2 (ja) | 半導体装置 | |
| CN117133746B (zh) | 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法 | |
| CN101694837B (zh) | 一种双排引脚的四面扁平无引脚封装件及其生产方法 | |
| CN102543937B (zh) | 一种芯片上倒装芯片封装及制造方法 | |
| CN106169443A (zh) | 半导体装置及其制造方法 | |
| US20060035414A1 (en) | Process and lead frame for making leadless semiconductor packages | |
| KR20000047069A (ko) | 반도체 패키지 및 그 제조방법 | |
| US11217513B2 (en) | Integrated circuit package with pre-wetted contact sidewall surfaces | |
| CN103474406A (zh) | 一种aaqfn框架产品无铜扁平封装件及其制作工艺 | |
| JP2002050645A (ja) | 半導体装置の製造方法 | |
| US20110221059A1 (en) | Quad flat non-leaded semiconductor package and method of fabricating the same | |
| US20140162409A1 (en) | Method for fabricating quad flat non-leaded semiconductor package | |
| CN101017785A (zh) | 半导体堆栈结构及其制法 | |
| CN101814461B (zh) | 封装基板结构与芯片封装结构及其制作方法 | |
| JP2000183218A (ja) | Ｉｃパッケージの製造方法 | |
| JP2006245459A (ja) | 半導体装置の製造方法 | |
| US6919624B2 (en) | Semiconductor device with exposed electrodes | |
| JP2003046053A (ja) | 半導体装置およびその製造方法 | |
| CN104112811A (zh) | 一种led的封装方法 | |
| CN110931371B (zh) | 半导体装置及其制备方法 | |
| KR102363175B1 (ko) | 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법 | |
| JP5555065B2 (ja) | 半導体装置およびその製造方法 | |
| KR0161617B1 (ko) | 탭을 이용한 볼그리드어레이 패키지장치 및 그 패키지방법 | |
| CN101510519A (zh) | 覆晶式四方扁平无引脚型态封装结构及其制程 | |
| JP4115560B2 (ja) | 半導体パッケージの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |