JPH11121677A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPH11121677A
JPH11121677A JP10227458A JP22745898A JPH11121677A JP H11121677 A JPH11121677 A JP H11121677A JP 10227458 A JP10227458 A JP 10227458A JP 22745898 A JP22745898 A JP 22745898A JP H11121677 A JPH11121677 A JP H11121677A
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裕明 末吉
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
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  • Wire Bonding (AREA)
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Abstract

(57)【要約】 【課題】 パッケージサイズを縮小し、しかも樹脂封止
性の優れた樹脂封止型半導体装置を提供する。 【解決手段】 主面と、この主面に対向する裏面と、前
記主面上に形成された電極とを有する半導体チップと、
前記電極に電気的に接続されるリードとを備え、前記リ
ードは、前記半導体チップを封止するパッケージの一方
の側からのみ外部へ導出される半導体装置において、前
記リードが前記半導体チップ12を支持するように、前
記リード13と前記半導体チップ12の裏面との間に絶
縁材11を介在させ、かつ前記リード13に前記絶縁材
11を介して前記半導体チップ12を搭載させ、前記リ
ード13の一端が、前記パッケージの一方の側と近接す
る前記半導体チップ12の辺とは反対側の辺に沿って配
置された前記電極に電気的に接続され、前記リード13
の一端と前記外部へ導出されたリード部分との間のリー
ド部分が前記絶縁材11上で、前記パッケージの一方の
側に向かって延在する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、樹脂封止型ZIP (ZIGZAG INLI
NE PACKAGE:ジグザグ・インライン・パッケ
ージ)に用いるリードフレーム及びその半導体装置の構
造に関するものである。
【0002】
【従来の技術】高集積化される半導体チップのパッケー
ジ外形内に占める面積は、1M〜4M〜16Mへと移行
するに従って増加する傾向にある。パッケージ外形を大
きくせずに、半導体チップをパッケージ内に収容するに
は、従来のリードフレーム構造では困難な面が多いのが
現状である。これらの技術革新に対応する上で、半導体
チップの収納可否にあたっては、インナーリードの存在
が大きく影響してくる。言い変えれば、解決策として
は、インナーリードを削除することがいちばん良いが、
それでは製品として機能しないため、従来では、インナ
ーリードを半導体チップの周囲から所望するパットと対
向する部分に配置するようにしていた。
【0003】従来、このような分野の技術としては、例
えば日経マイクロデバイス 1988年5月号第54〜
57頁に記載されるようなものがあった。第2図はかか
る従来のリードフレームの構造例を示す図である。この
図において、1は半導体チップを搭載するためのダイパ
ット、2はインナーリード、3はパッケージ外形であ
る。
【0004】このタイプのリードフレームにおいては、
ダイパット1上に半導体チップ(図示なし)を搭載し、
その半導体チップとインナーリード2とをボンディング
ワイヤ(図示なし)により接続する。第3図は従来の他
のリードフレームの構造例を示す図である。これは、例
えば特開昭61−218139号に開示されている。
【0005】第3図において、4は半導体チップを搭載
するための絶縁フィルム、5はインナーリードである。
このタイプのリードフレームにおいては、絶縁フィルム
4上に半導体チップ(図示なし)を搭載し、その半導体
チップとインナーリード5とをボンディングワイヤ(図
示なし)により接続する。
【0006】
【発明が解決しようとする課題】しかしながら、上記し
た従来の装置の構造においては、ダイパット部上辺にイ
ンナーリードを3〜5本引き回して配置しなければなら
ない。そのため、パッケージサイズがどうしても大きく
なるという問題点があった。すなわち、第4図に示すよ
うに、リードの引き出し側とは反対側にリードが引き回
されることになり、そのために領域aが必要となり、パ
ッケージサイズの縮小には限界があった。
【0007】本発明は、以上述べたパッケージサイズが
大きくなるという問題点を除去し、パッケージサイズを
縮小し、しかも樹脂封止性の優れた樹脂封止型半導体装
置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔1〕主面と、この主面に対向する裏面と、前記主面上
に形成された電極とを有する半導体チップと、前記電極
に電気的に接続されるリードとを備え、前記リードは、
前記半導体チップを封止するパッケージの一方の側から
のみ外部へ導出される半導体装置において、前記リード
が前記半導体チップを支持するように、前記リードと前
記半導体チップの裏面との間に絶縁材を介在させ、かつ
前記リードに前記絶縁材を介して前記半導体チップを搭
載させ、前記リードの一端が、前記パッケージの一方の
側と近接する前記半導体チップの辺とは反対側の辺に沿
って配置された前記電極に電気的に接続され、前記リー
ドの一端と前記外部へ導出されたリード部分との間のリ
ード部分が前記絶縁材上で、前記パッケージの一方の側
に向かって延在するようにしたものである。
【0009】〔2〕上記〔1〕記載の樹脂封止型半導体
装置において、前記リードは前記反対側の辺近傍箇所
で、前記半導体チップを支持する構成とするようにした
ものである。 〔3〕上記〔1〕又は〔2〕記載の樹脂封止型半導体装
置において、前記絶縁材は前記半導体チップと前記リー
ドとに接触するようにしたものである。
【0010】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら詳細に説明する。より具体的には、Z
IP用リードフレームにおいて、第5図に示すように、
絶縁フィルム11上に半導体チップ12を実装して、絶
縁フィルム11の下にインナーリード13a及びアウタ
ーリード13bを有するリード13を配線し、そのよう
なリード13を互いに分割した複数本のリード群を設け
る。
【0011】そこで、半導体チップ12のボンディング
パットと互いに分割したリード13のインナーリード1
3a間はワイヤ15によりボンディングする。更に、別
個にアウターリード14を配置し、前記リード13のア
ウターリード13bとその別個に配置されたアウターリ
ード14間もワイヤ16によりボンディングする。第1
図は本発明の実施例を示すZIP用リードフレームの結
線状態を示す一部平面図であり、第1図(a)はワイヤ
ボンディング前の状態を示し、第1図(b)はワイヤボ
ンディング後の状態を示している。
【0012】これらの図に示すように、21は半導体チ
ップ25を搭載するための絶縁材としてのポリイミドフ
ィルム或いはプラスチックフィルムからなる絶縁フィル
ム、22は42合金からなるインナーリード22aとア
ウターリード22bを有するリードであり、互いに分割
された複数本のリード22群が絶縁フィルム21を支持
するように、その絶縁フィルム21の裏面に配置されて
いる。23はパッケージ外形、24はフレーム、26及
び27はワイヤ、28はリード22とは別個に配置され
たアウターリードである。
【0013】そこで、まず、第1図(a)に示すよう
に、分割された複数本のリード22群上に絶縁フィルム
21を載置する。次に、第1図(b)に示すように、リ
ード22のインナーリード22aと半導体チップ25の
ボンディングパットとの間をワイヤ26で接続する。ま
た、分割されるリード22のアウターリード22bと別
個に配置されたアウターリード28間をワイヤ27で接
続する。
【0014】そして、樹脂封止した後、タイバーカット
時にフレーム24からパッケージを切り離す。この図か
ら明らかなように、このリードフレームを用いることに
より、従来のように(第2図〜第4図参照)、ダイパッ
ト上部に引き回されたリードを配置する必要がなくなる
ため、パッケージサイズを小さくすることができる。
【0015】このように、半導体チップの底面から所望
する部分にリードを配置することによって、より大きな
半導体チップを収納することができるパッケージを容易
に得ることができる。第6図は本発明の他の実施例を示
すZIP用リードフレームの結線状態を示す図である。
【0016】図中、31は絶縁フィルム、32はその絶
縁フィルム31上に実装される半導体チップ、33は分
割されるインナーリード33aとアウターリード33b
とを有するリード、36はその半導体チップ32のボン
ディングパットとリード33のインナーリード33aと
を接続するワイヤ、37は分割されるリード33のアウ
ターリード33aと別個に配置されるアウターリード3
4間とを接続するワイヤである。なお、38は半導体チ
ップ32のボンディングパットと接続するためのリード
である。
【0017】この実施例においては、半導体チップ32
のボンディングパットとリード33のインナーリード3
3aとをワイヤ36により、リード33のアウターリー
ド33bと別個に配置されたアウターリード34とをワ
イヤ37により迅速・的確に接続するために、絶縁フィ
ルム31は階段状に形成されている。すなわち、ワイヤ
37がリード33のアウターリード33bと別個に配置
されたアウターリード34間を跨ぐ部分には絶縁フィル
ム31が設けられることになるので、リード33のアウ
ターリード33bと別個に配置されたアウターリード3
4の交差部において十分なる絶縁をとることができ、ワ
イヤ37によるワイヤボンディングが容易である。
【0018】このように、ワイヤ37が、リード33の
アウターリード33bと別個に配置されたアウターリー
ド34を跨ぐ部分に絶縁フィルム31を介在させること
により、ワイヤ37による接続部の絶縁を十分に確保す
ると共に、その接続作業を迅速、かつ的確に行うことが
できる。なお、本発明は上記実施例に限定されるもので
はなく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
【0019】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、絶縁材上に半導体チップを実装して、その絶縁
材の下にリードを配線し、インナーリードの一端が、パ
ッケージの一方の側と近接する半導体チップの辺とは反
対側の辺に沿って配置された電極にワイヤにより電気的
に接続されるようにしたので、インナーリードの配置面
積を小さくし、パッケージサイズを縮小することができ
る。
【図面の簡単な説明】
【図1】本発明の実施例を示すZIP用リードフレーム
の結線状態を示す一部平面図である。
【図2】従来のリードフレームの構造例を示す図であ
る。
【図3】従来の他のリードフレームの構造例を示す図で
ある。
【図4】従来のZIP用リードフレームの配置図であ
る。
【図5】本発明の実施例を示すZIP用リードフレーム
の結線状態を示す図である。
【図6】本発明の他の実施例を示すZIP用リードフレ
ームの結線状態を示す図である。
【符号の説明】
11,21,31 絶縁フィルム(絶縁材) 12,25,32 半導体チップ 13,22,33,38 リード 13a,22a,33a インナーリード 13b,14,22b,28,33b,34 アウタ
ーリード 15,16,26,27,36,37 ワイヤ 23 パッケージ外形 24 フレーム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 23/12 H01L 23/12 W

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 主面と、該主面に対向する裏面と、前記
    主面上に形成された電極とを有する半導体チップと、前
    記電極に電気的に接続されるリードとを備え、前記リー
    ドは、前記半導体チップを封止するパッケージの一方の
    側からのみ外部へ導出される半導体装置において、 前記リードが前記半導体チップを支持するように、前記
    リードと前記半導体チップの裏面との間に絶縁材を介在
    させ、かつ前記リードに前記絶縁材を介して前記半導体
    チップを搭載させ、前記リードの一端が、前記パッケー
    ジの一方の側と近接する前記半導体チップの辺とは反対
    側の辺に沿って配置された前記電極に電気的に接続さ
    れ、前記リードの一端と前記外部へ導出されたリード部
    分との間のリード部分が前記絶縁材上で、前記パッケー
    ジの一方の側に向かって延在することを特徴とする樹脂
    封止型半導体装置。
  2. 【請求項2】 請求項1記載の樹脂封止型半導体装置に
    おいて、前記リードは前記反対側の辺近傍箇所で、前記
    半導体チップを支持する構成としたことを特徴とする樹
    脂封止型半導体装置。
  3. 【請求項3】 請求項1又は2記載の樹脂封止型半導体
    装置において、前記絶縁材は前記半導体チップと前記リ
    ードとに接触することを特徴とする樹脂封止型半導体装
    置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129182A (ja) * 2005-05-11 2007-05-24 Toshiba Corp 半導体装置
JP2009117819A (ja) * 2007-10-16 2009-05-28 Toshiba Corp 半導体装置とそれに用いられるリードフレーム

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129182A (ja) * 2005-05-11 2007-05-24 Toshiba Corp 半導体装置
US11854946B2 (en) 2005-05-11 2023-12-26 Kioxia Corporation Semiconductor device with sealed semiconductor chip
US11424176B2 (en) 2005-05-11 2022-08-23 Kioxia Corporation Semiconductor device with sealed semiconductor chip
US10872844B2 (en) 2005-05-11 2020-12-22 Toshiba Memory Corporation Semiconductor device with sealed semiconductor chip
US8970019B2 (en) 2005-05-11 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor device with sealed semiconductor chip
US10366942B2 (en) 2005-05-11 2019-07-30 Toshiba Memory Corporation Semiconductor device with sealed semiconductor chip
US9589870B2 (en) 2007-10-16 2017-03-07 Kabushiki Kaisha Toshiba Semiconductor device and lead frame used for the same
US10199300B2 (en) 2007-10-16 2019-02-05 Toshiba Memory Corporation Semiconductor package including a device and lead frame used for the same
US9177900B2 (en) 2007-10-16 2015-11-03 Kabushiki Kaisha Toshiba Semiconductor device and lead frame used for the same
US10777479B2 (en) 2007-10-16 2020-09-15 Toshiba Memory Corporation Semiconductor memory device
US8618643B2 (en) 2007-10-16 2013-12-31 Kabushiki Kaisha Toshiba Semiconductor device and lead frame used for the same
JP2011181967A (ja) * 2007-10-16 2011-09-15 Toshiba Corp 半導体装置の製造方法とリードフレーム
US11688659B2 (en) 2007-10-16 2023-06-27 Kioxia Corporation Method for manufacturing a semiconductor device having a semiconductor element mounted on a lead frame
JP2009117819A (ja) * 2007-10-16 2009-05-28 Toshiba Corp 半導体装置とそれに用いられるリードフレーム

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