JP3034517B1 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
【要約】
【目的】 複数の半導体素子を同一パッケージ内に格納
した半導体装置を製造工程を複雑化することなく得るこ
と。 【構成】 第１のダイパッド１と、この第１のダイパッ
ド１と所定の段差をもって配置された第２のダイパッド
３と、第１のダイパッド１に搭載された第１の半導体素
子１０と、第２のダイパッド３に搭載された第２の半導
体素子１２と、第１および第２の半導体素子と電気的に
接続される複数のインナーリード５とを備えた構成とす
る。
した半導体装置を製造工程を複雑化することなく得るこ
と。 【構成】 第１のダイパッド１と、この第１のダイパッ
ド１と所定の段差をもって配置された第２のダイパッド
３と、第１のダイパッド１に搭載された第１の半導体素
子１０と、第２のダイパッド３に搭載された第２の半導
体素子１２と、第１および第２の半導体素子と電気的に
接続される複数のインナーリード５とを備えた構成とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置およびその製造方法、特に、複数の半導体素子を同
一パッケージ内に格納した半導体装置およびその製造方
法に関する。
装置およびその製造方法、特に、複数の半導体素子を同
一パッケージ内に格納した半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】従来、複数の半導体素子を同一パッケー
ジ内に格納する半導体装置としては、以下のような構成
の半導体装置がある。
ジ内に格納する半導体装置としては、以下のような構成
の半導体装置がある。
【０００３】すなわち、同一のリードフレームの平面方
向に複数の、例えば２つのダイパッドが設けられ、それ
ぞれのダイパッドにそれぞれ半導体素子を搭載する。こ
のそれぞれの半導体素子をこのダイパッドの周囲にその
先端が配置された複数のインナーリードと接続し、樹脂
で封止する構成がある。
向に複数の、例えば２つのダイパッドが設けられ、それ
ぞれのダイパッドにそれぞれ半導体素子を搭載する。こ
のそれぞれの半導体素子をこのダイパッドの周囲にその
先端が配置された複数のインナーリードと接続し、樹脂
で封止する構成がある。
【０００４】また、その他の構成としては、１つのダイ
パッドの表面および裏面にそれぞれ半導体素子を搭載
し、それぞれ対応するインナーリードに接続する構成が
ある。
パッドの表面および裏面にそれぞれ半導体素子を搭載
し、それぞれ対応するインナーリードに接続する構成が
ある。
【０００５】
【発明が解決しようとする課題】しかしながら、平面的
に複数の半導体素子を搭載する場合、平面方向のパッケ
ージサイズが大きくなり、このため実装面積が大きくな
るという問題点がある。
に複数の半導体素子を搭載する場合、平面方向のパッケ
ージサイズが大きくなり、このため実装面積が大きくな
るという問題点がある。
【０００６】また、１つのダイパッドの表面および裏面
にそれぞれ半導体素子を搭載する場合、パッケージサイ
ズの増大に伴う実装面積の増大は避けられるが、ダイボ
ンディング面、ワイヤボンディング面が表面、裏面の２
面となる。このため、従来の方法、装置を用いることは
できず、特殊な製造方法、特殊な製造装置が必要とな
り、製造コストの増大という問題がある。
にそれぞれ半導体素子を搭載する場合、パッケージサイ
ズの増大に伴う実装面積の増大は避けられるが、ダイボ
ンディング面、ワイヤボンディング面が表面、裏面の２
面となる。このため、従来の方法、装置を用いることは
できず、特殊な製造方法、特殊な製造装置が必要とな
り、製造コストの増大という問題がある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本願発明の半導体装置は、第１のダイパッドと、こ
の第１のダイパッドと所定の段差をもって配置された第
２のダイパッドと、第１のダイパッドに搭載された第１
の半導体素子と、第２のダイパッドに搭載された第２の
半導体素子と、第１および第２の半導体素子と電気的に
接続される複数のインナーリードとを備えている。
に、本願発明の半導体装置は、第１のダイパッドと、こ
の第１のダイパッドと所定の段差をもって配置された第
２のダイパッドと、第１のダイパッドに搭載された第１
の半導体素子と、第２のダイパッドに搭載された第２の
半導体素子と、第１および第２の半導体素子と電気的に
接続される複数のインナーリードとを備えている。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【０００９】まず、図１を用いて、本願発明に用いられ
るリードフレームの形状を説明する。
るリードフレームの形状を説明する。
【００１０】図１（ａ）はリードフレームの上面図であ
り、第１のダイパッド１、この第１のダイパッド１を支
持する第１のダイパッドサポート２と、この第１のダイ
パッド１をまたぐように配置されている第２のダイパッ
ド３、この第２のダイパッドをそれぞれ支持するダイパ
ッドサポート４、複数のインナーリード５が示されてい
る。
り、第１のダイパッド１、この第１のダイパッド１を支
持する第１のダイパッドサポート２と、この第１のダイ
パッド１をまたぐように配置されている第２のダイパッ
ド３、この第２のダイパッドをそれぞれ支持するダイパ
ッドサポート４、複数のインナーリード５が示されてい
る。
【００１１】第１のダイパッド１を支持するダイパッド
サポート２は、その一部が折り曲げられており、第１の
ダイパッド１は第２のダイパッドよりも下方にダウンセ
ット加工されている。
サポート２は、その一部が折り曲げられており、第１の
ダイパッド１は第２のダイパッドよりも下方にダウンセ
ット加工されている。
【００１２】図１（ｂ）および図１（ｃ）は、図１
（ａ）におけるＡ−Ａ’断面図およびＢ−Ｂ’断面図を
それぞれ示す図であり、第１のダイパッドが第２のダイ
パッドよりも下方にダウンセット加工されていることが
示されている。
（ａ）におけるＡ−Ａ’断面図およびＢ−Ｂ’断面図を
それぞれ示す図であり、第１のダイパッドが第２のダイ
パッドよりも下方にダウンセット加工されていることが
示されている。
【００１３】このようなリードフレームは、１枚のリー
ドフレームを先ず、インナーリード部分、第１のダイパ
ッド部分、この第１のダイパッドとは分離され、かつ、
第１のダイパッドの両端を挟むように配置された第２の
ダイパッド部分が形成されるように、エッチングまたは
打ち抜き加工し、その第１のダイパッド部分を金型によ
り型締めし、ダウンセット加工することにより形成でき
る。
ドフレームを先ず、インナーリード部分、第１のダイパ
ッド部分、この第１のダイパッドとは分離され、かつ、
第１のダイパッドの両端を挟むように配置された第２の
ダイパッド部分が形成されるように、エッチングまたは
打ち抜き加工し、その第１のダイパッド部分を金型によ
り型締めし、ダウンセット加工することにより形成でき
る。
【００１４】図２は図１において説明したリードフレー
ムに半導体素子を搭載した図面であり、図２（ａ）は断
面形状を示し、図２（ｂ）は斜視図を示している。
ムに半導体素子を搭載した図面であり、図２（ａ）は断
面形状を示し、図２（ｂ）は斜視図を示している。
【００１５】これら図２（ａ）、（ｂ）において、第１
のダイパッド１上には第１の半導体素子１０が接着剤１
１により固定されている。
のダイパッド１上には第１の半導体素子１０が接着剤１
１により固定されている。
【００１６】第２のダイパッド３は、２つの部分に分割
されており、第２の半導体素子１２の両端がこの分割さ
れた第２のダイパッド３上に接着剤１３により固定され
ている。
されており、第２の半導体素子１２の両端がこの分割さ
れた第２のダイパッド３上に接着剤１３により固定され
ている。
【００１７】これら第１の半導体素子１０および第２の
半導体素子１２上に形成されている図示しない電極パッ
ドはそれぞれ導電ワイヤ１４によりインナーリード５と
接続されている。
半導体素子１２上に形成されている図示しない電極パッ
ドはそれぞれ導電ワイヤ１４によりインナーリード５と
接続されている。
【００１８】この実施例では、第１の半導体素子１０お
よび第２の半導体素子１２はそれぞれ長方形の形状を有
しており、長辺が互いに交差するように配置されてい
る。また、第１の半導体素子１０上に形成された図示し
ない電極パッドは、第２の半導体素子１２と重ならない
領域に配置される。このように電極パッドを配置する
と、インナーリードと接続する際の導電ワイヤ１４が第
２の半導体素子と接触する不具合を防ぐことができる。
よび第２の半導体素子１２はそれぞれ長方形の形状を有
しており、長辺が互いに交差するように配置されてい
る。また、第１の半導体素子１０上に形成された図示し
ない電極パッドは、第２の半導体素子１２と重ならない
領域に配置される。このように電極パッドを配置する
と、インナーリードと接続する際の導電ワイヤ１４が第
２の半導体素子と接触する不具合を防ぐことができる。
【００１９】また、第１の半導体素子と接続する導電ワ
イヤは、第１の半導体素子の短辺に沿って配置されたイ
ンナーリードと接続し、第２の半導体素子と接続する導
電ワイヤは第２の半導体素子の短辺に沿って配置された
インナーリードと接続している。
イヤは、第１の半導体素子の短辺に沿って配置されたイ
ンナーリードと接続し、第２の半導体素子と接続する導
電ワイヤは第２の半導体素子の短辺に沿って配置された
インナーリードと接続している。
【００２０】このように接続した場合、第１の半導体素
子１０に接続される導電ワイヤと、第２の半導体素子に
接続される導電ワイヤが互いに接触する不良を抑制する
ことができる。
子１０に接続される導電ワイヤと、第２の半導体素子に
接続される導電ワイヤが互いに接触する不良を抑制する
ことができる。
【００２１】このような半導体装置の製造方法を図３お
よび図４を用いて説明する。
よび図４を用いて説明する。
【００２２】図３において、ボンディングステージ１５
には、バキューム穴１６がもうけられており、このバキ
ューム穴１６に対応する位置に第１および第２のダイパ
ッドが配置される。
には、バキューム穴１６がもうけられており、このバキ
ューム穴１６に対応する位置に第１および第２のダイパ
ッドが配置される。
【００２３】このバキューム穴１６により真空吸着する
ことにより第１および第２のダイパッドを固定する。
ことにより第１および第２のダイパッドを固定する。
【００２４】その後、第１のダイパッド１および第２の
ダイパッド３上に接着剤１１、１３を塗布し、第１の半
導体素子１０、第２の半導体素子１２の順にそれぞれ固
定する。
ダイパッド３上に接着剤１１、１３を塗布し、第１の半
導体素子１０、第２の半導体素子１２の順にそれぞれ固
定する。
【００２５】その後、図４（ａ）、（ｂ）に示すヒート
ブロック１７上に、第１、第２の半導体素子がそれぞれ
塔載されたリードフレームを配置し、ヒートブロック１
７内に設けられたバキューム穴１８により第１および第
２のダイパッドを真空吸着し、また、インナーリード５
はフレーム押さえ１９により固定する。この状態で、半
導体素子上に形成された図示しない電極パッドとインナ
ーリード５との間を導電ワイヤ１４によりワイヤボンデ
ィングする。ここで、図４（ｂ）は図４（ａ）における
Ｃ−Ｃ’断面図である。
ブロック１７上に、第１、第２の半導体素子がそれぞれ
塔載されたリードフレームを配置し、ヒートブロック１
７内に設けられたバキューム穴１８により第１および第
２のダイパッドを真空吸着し、また、インナーリード５
はフレーム押さえ１９により固定する。この状態で、半
導体素子上に形成された図示しない電極パッドとインナ
ーリード５との間を導電ワイヤ１４によりワイヤボンデ
ィングする。ここで、図４（ｂ）は図４（ａ）における
Ｃ−Ｃ’断面図である。
【００２６】このように、ダイボンディングおよびワイ
ヤボンディングする面は、いずれも上面のみであるた
め、従来のダイボンディング方法および装置、従来のワ
イヤボンディング方法および装置を用いて容易に複数の
半導体素子を塔載し、ワイヤボンディングすることが可
能となる。
ヤボンディングする面は、いずれも上面のみであるた
め、従来のダイボンディング方法および装置、従来のワ
イヤボンディング方法および装置を用いて容易に複数の
半導体素子を塔載し、ワイヤボンディングすることが可
能となる。
【００２７】次に、この半導体素子が塔載され、ワイヤ
ボンディングされたリードフレームを金型に入れ、樹脂
にて封止し、図５に示される半導体装置を得る。
ボンディングされたリードフレームを金型に入れ、樹脂
にて封止し、図５に示される半導体装置を得る。
【００２８】第１のダイパッド１を支持するダイパッド
サポート２は屈曲部を有し、第１のダイパッド１をダウ
ンセット加工しているため、このダイパッドサポート２
の樹脂２０の端部に露出する部分はインナーリード５お
よび第２のダイパッドを支持するダイパッドサポート４
と同一面内に配置される。このため、金型においては、
上型、下型ともに特別な加工を必要とせず、通常の１つ
の半導体素子を封止する場合のと同様の金型および方法
を用いることができる。
サポート２は屈曲部を有し、第１のダイパッド１をダウ
ンセット加工しているため、このダイパッドサポート２
の樹脂２０の端部に露出する部分はインナーリード５お
よび第２のダイパッドを支持するダイパッドサポート４
と同一面内に配置される。このため、金型においては、
上型、下型ともに特別な加工を必要とせず、通常の１つ
の半導体素子を封止する場合のと同様の金型および方法
を用いることができる。
【００２９】
【発明の効果】本発明に係る半導体装置によれば、第１
のダイパッドと、この第１のダイパッドと所定の段差を
もって配置された第２のダイパッドとを用いて半導体装
置を構成しているため、同一のパッケージ内に複数の半
導体素子を塔載した半導体装置を容易に製造することが
できる。
のダイパッドと、この第１のダイパッドと所定の段差を
もって配置された第２のダイパッドとを用いて半導体装
置を構成しているため、同一のパッケージ内に複数の半
導体素子を塔載した半導体装置を容易に製造することが
できる。
【図１】本発明の実施形態におけるリードフレームを示
す図である。
す図である。
【図２】本発明の実施形態を示す図である。
【図３】本発明の実施形態における製造工程を説明する
図である。
図である。
【図４】本発明の実施形態における製造工程を説明する
図である。
図である。
【図５】本発明の実施形態を示す図である。
１ 第１のダイパッド ２ ダイパッドサポート ３ 第２のダイパッド ４ ダイパッドサポート ５ インナーリード １０ 第１の半導体素子 １１ 接着剤 １２ 第２の半導体素子 １３ 接着剤 １４ 導電ワイヤ １５ ボンディングステージ １６ バキューム穴 １７ ヒートブロック １８ バキューム穴 １９ フレーム押さえ ２０ 樹脂
Claims (5)
- 【請求項１】 少なくとも２つの領域に分割された第１
のダイパッドと、 前記第１のダイパッドと同一リードフレームにより構成
されるとともに、前記第１のダイパッドよりも所定の段
差だけ下げて前記第１のダイパッド間に配置された第２
のダイパッドと、 前記第１のダイパッドに搭載された第１の半導体素子
と、 前記第２のダイパッドに搭載された第２の半導体素子
と、 前記第１および第２の半導体素子と電気的に接続される
とともに、前記第１のダイパッドと実質的に同一面内に
配置された複数のインナーリードと、 を備えたことを特徴とする半導体装置。 - 【請求項２】 前記第１および第２の半導体素子はそれ
ぞれ長辺および短辺を有し、それぞれの長辺が互いに交
差するように配置され、これら第１、第２の半導体素子
は、それぞれの短辺に沿って配置された前記インナーリ
ードと電気的に接続されることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 複数のインナーリードと、第１のダイパ
ッドと、この第１のダイパッドとは高さ方向に所定間隔
離れて、かつ、前記第１のダイパッドを挟むように分割
して配置された第２のダイパッドとを備えたリードフレ
ームの、前記第１のダイパッドに第１の半導体素子を搭
載し、前記インナーリードと電気的に接続する工程と、 前記第２のダイパッドに第２の半導体素子を搭載し、前
記インナーリードと電気的に接続する工程と、 前記第１および第２の半導体素子、前記インナーリード
を樹脂で封止する工程と、 を備えたことを特徴とする半導体装置の製造方法 - 【請求項４】 前記第１のダイパッドは前記第２のダイ
パッドよりも下方に配置され、前記第１のダイパッド上
に前記第１の半導体素子を搭載した後に前記第２のダイ
パッドに前記第２の半導体素子を搭載することを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第１および第２の半導体素子はそれ
ぞれ長辺および短辺を有し、それぞれの長辺が互いに交
差するように配置され、これら第１、第２の半導体素子
は、それぞれの短辺に沿って配置された前記インナーリ
ードと電気的に接続されることを特徴とする請求項３記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6515899A JP3034517B1 (ja) | 1999-03-11 | 1999-03-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6515899A JP3034517B1 (ja) | 1999-03-11 | 1999-03-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3034517B1 true JP3034517B1 (ja) | 2000-04-17 |
| JP2000260936A JP2000260936A (ja) | 2000-09-22 |
Family
ID=13278807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6515899A Expired - Fee Related JP3034517B1 (ja) | 1999-03-11 | 1999-03-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034517B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4637380B2 (ja) | 2001-02-08 | 2011-02-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE10322719A1 (de) * | 2003-05-20 | 2005-01-05 | Infineon Technologies Ag | Schaltungsanordnung mit mehreren Chips in einem Gehäuse |
| JP5278166B2 (ja) * | 2009-05-28 | 2013-09-04 | セイコーエプソン株式会社 | 電子デバイスの製造方法及び電子デバイス |
-
1999
- 1999-03-11 JP JP6515899A patent/JP3034517B1/ja not_active Expired - Fee Related
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| JP2000260936A (ja) | 2000-09-22 |
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| JP2003179195A (ja) | 半導体装置および半導体装置の製造方法 |
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