KR100819794B1 - 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법 - Google Patents

리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법 Download PDF

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Abstract

본 발명의 바람직한 일 실시예에 따른 반도체 패키지 제조 방법은, 다이패드 및, 상기 다이패드와 분리된 것으로 중심부에 소재가 제거되어 빈 공간부가 형성되고 이로부터 방사상으로 배열되는 복수 개의 리드를 구비하는 리드프레임을 준비하는 단계;
상기 다이패드가 상기 리드프레임의 중심부에 위치되도록 상기 다이패드와 리드프레임을 접착테이프 위에 부착하는 단계;
상기 다이패드 위에 반도체 칩을 부착하는 단계;
상기 반도체 칩의 전극과 상기 리드, 및 상기 반도체 칩의 전극과 상기 다이패드를 와이어 본딩하여 연결하는 단계;
상기 반도체 칩, 다이패드, 및 리드를 수지로 몰딩하여 엔캡슐레이션을 형성하는 단계; 및
상기 다이패드 및 리드의 아래에 부착된 접착테이프를 제거하는 단계;를 구비하여 된 것을 특징으로 한다.

Description

리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법{Lead-frame and method for manufacturing semi-conductor package using such}
도 1 및 도 2는 종래의 반도체 패키지의 일 예를 개략적으로 도시한 단면도 및 저면도.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 도시한 사시도.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 도시한 사시도.
도 7은 본 발명에 의해 제조된 반도체 패키지를 도시한 저면도.
<도면의 주요부분에 대한 부호의 간단한 설명>
10,10' ...반도체 패키지 11 ...반도체 칩
12,12' ...다이패드 14 ...접착수지
15,15' ...리드 17,18 ...본딩 와이어
19,19' ...엔캡슐레이션 20 ...타이바
본 발명은 리드프레임과, 그것을 이용한 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는 타이바가 제거된 리드프레임 및 그것을 이용한 반도체 패키지의 제조 방법에 관한 것이다.
현재의 반도체 패키지는 소형화 및 고기능화의 추세에 따라 리드의 점유 공간을 줄임과 동시에 반도체 칩이 장착되는 다이패드를 외부로 노출시켜 열방출 성능을 향상시키는 방향으로 진행되고 있다. 이와 같은 반도체 패키지의 일 예로서 암코(Amkor)사의 MLF(Micro Lead Frame)이 있으며, 도 1 및 도 2는 종래의 MLF형 반도체 패키지를 개략적으로 도시한 단면도 및 저면도이다.
도면을 참조하면, 종래의 반도체 패키지(10)는 반도체 칩(11)과, 이를 지지하는 다이패드(12)와, 상기 반도체 칩과 다이패드를 접착하는 접착수지(14)와, 상기 다이패드(12)와 이격되어 방사상으로 배열된 리드(15)를 구비한다. 상기 반도체 칩(11)의 전극과 리드(15)간, 또한 반도체 칩(11)의 전극과 다이패드(12)간에는 본딩 와이어(17,18)로 연결된다. 상기 다이패드(12), 반도체 칩(11), 및 리드(15)를 수지 몰딩으로 감싸는 엔캡슐레이션(19)이 구비된다. 상기 다이패드(12)는 반도체 칩(11)의 열방출을 위해, 또한 리드(15)는 외부회로와의 연결을 위해, 도 2에서 도시된 바와 같이 엔캡슐레이션(19)의 저면으로 노출된다. 상기와 같이 저면으로 노 출되는 다이패드의 테두리부(12a) 및 리드의 말단(15a)은 하프 에칭(half-etching)되어 몰딩 수지와 다이패드나 리드 사이의 경계(12b,15b)로 수분이 침투될 가능성을 감소시키고, 접착력을 강화하는데 이바지한다.
MLF형 반도체 패키지에 있어서는 다이패드(12)를 지지하기 위해서 상기 다이패드의 사방 코너부로부터 방사상 연장된 타이바(20)가 구비된다. 도 2의 타이바(20)는 점선으로 도시된 부분(20a)을 하프 에칭하여 엔캡슐레이션(19)의 저면으로 노출되는 것을 부분적으로 막았으나, 상기 타이바(20)의 노출을 완전히 막지는 못했다.
상기와 같이 엔캡슐레이션(19)의 외면으로 노출되는 금속성 구성요소의 면적이 커지면 몰딩 수지와 금속부재 사이의 경계로 수분이 침투하여 작동 불량을 일으키거나, 상기 경계 부위의 분리를 야기할 수 있으므로 제품의 신뢰성을 감소시키는 문제점이 있다. 다이패드(12)와 리드(15)는 반도체 패키지(10)의 기능상 반드시 요구되고 또한 외부로 노출이 불가피한 것이지만, 타이바(20)는 상기와 같은 이유에 의해 가능한 한 제거되는 것이 바람직하다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 타이바가 제거됨으로써, 수분 침투로 인한 제품의 신뢰성 저하가 방지될 수 있는 반도체 패키지의 제조 방법을 제공하는 것을 목적으로 한다.
또한 상기한 반도체 패키지의 제조 방법에 적용될 수 있는 타이바가 제거된 반도체 패키지용 리드프레임을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따른 반도체 패키지 제조 방법은, 다이패드 및, 상기 다이패드와 분리된 것으로 중심부에 소재가 제거되어 빈 공간부가 형성되고 이로부터 방사상으로 배열되는 복수 개의 리드를 구비하는 리드프레임을 준비하는 단계;
상기 다이패드가 상기 리드프레임의 중심부에 위치되도록 상기 다이패드와 리드프레임을 접착테이프 위에 부착하는 단계;
상기 다이패드 위에 반도체 칩을 부착하는 단계;
상기 반도체 칩의 전극과 상기 리드, 및 상기 반도체 칩의 전극과 상기 다이패드를 와이어 본딩하여 연결하는 단계;
상기 반도체 칩, 다이패드, 및 리드를 수지로 몰딩하여 엔캡슐레이션을 형성하는 단계; 및
상기 다이패드 및 리드의 아래에 부착된 접착테이프를 제거하는 단계;를 구비하여 된 것을 특징으로 한다.
상기 실시예의 다이패드 및 리드프레임 준비 단계에서는 다이패드의 테두리부 및 리드의 말단부를 하프 에칭하는 것이 바람직하다.
이하 첨부된 도면을 참조하여 본 발명을 상세하게 설명하도록 한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이고, 도 4는 상기 반도체 패키지의 제조 방법을 개략적으로 도시한 사시도로서 그 실시에 필요한 다이패드, 리드프레임 등을 위주로 도시한 것이다.
도 3을 참조하면 본 발명의 반도체 패키지의 제조 방법은, 다이패드, 및 이와 분리되며 복수 개의 리드를 구비한 리드프레임을 준비하는 단계(S110)와, 상기 다이패드와 리드프레임을 접착테이프 위에 부착하는 단계(S120)와, 상기 다이패드 위에 반도체 칩을 부착하는 단계(S130)를 구비한다.
도 4를 참조하면, 다이패드(130)는 반도체 칩(100)을 지지할 수 있도록 대체로 사각형이며 금속성 소재로 되어 있다. 리드프레임(110)은 중심부에 그 소재가 식각 또는 타발 등의 방법으로 제거되어 빈 공간부가 마련되며, 상기 중심부로부터 방사상으로 배열되는 복수 개의 리드(111)를 구비한다. 상기 리드들(111)은 이들을 가로지르는 연결바(115)에 의해 서로 연결되며 상기 연결바가 수직을 이루며 연결되어 사각형의 틀을 형성한다. 반도체 패키지의 대량 생산 공정에서는 상기 사각형의 리드프레임(110)을 단위 리드프레임으로 하여 이들을 행렬을 이루도록 연접한 리드프레임 스트립이 사용될 수 있다. 상기 다이패드(130)의 테두리부와 리드(111)의 말단은 도 1에서 도시된 바와 같이 하프 에칭되는 것이 바람직한데 그 이유는 상술되었으므로 생략한다.
상기 다이패드(130)와 리드프레임(110)을 접착테이프(160)에 부착하는 과정에서는, 상기 리드프레임의 중심부의 빈 공간부에 상기 다이패드가 배치되도록 하되 상기 다이패드(130)의 테두리와 리드(111)의 말단이 소정 거리 이격되도록 한다. 반도체 패키지의 엔캡슐레이션(도 1의 19)을 형성하는 몰딩 과정에서는 몰딩 수지가 설정된 공간을 벗어나 고화되어 리드 등을 덮는 소위 '몰드 플래쉬(mold flash)가 발생한다. 상기한 몰드 플래쉬의 생성을 억제하기 위해 테이프를 리드프 레임의 아래에 부착하고 몰딩하는 방법이 공지되어 있는데, 본 발명의 접착테이프(160)는 상술한 몰드 플래쉬를 제거하기 위한 테이프로서도 작용할 수 있다.
상기 다이패드(130)는 반도체 칩(100)을 접착 지지하는데, 접착수지로서 은(Ag)을 함유한 에폭시수지 등을 사용함으로써 상기 반도체 칩(100)에서 발생된 열이 다이패드(130)로 용이하게 전달될 수 있도록 한다.
도 3을 다시 참조하면, 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 방법은 반도체 칩과 리드, 및 반도체 칩과 다이패드를 와이어 본딩하여 연결하는 단계(S140)와, 상기 반도체 칩, 다이패드, 및 리드를 수지로 몰딩하여 엔캡슐레이션을 형성하는 단계(S150)와, 다이패드 및 리드의 아래에 부착된 접착테이프를 제거하는 단계(S160)를 구비한다. 이후 상기 연결바(도 4의 115)를 제거하여 반도체 패키지를 완성할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이며, 도 6은 상기 실시예에 따른 반도체 패키지의 제조 방법을 개략적으로 도시한 사시도로서 그 실시에 필요한 리드프레임, 접착테이프 등을 위주로 도시한 것이다.
도 5를 참조하면 본 발명의 제 2 실시예에 따른 반도체 패키지의 제조 방법은, 다이패드와, 복수 개의 리드와, 브리지가 일체로 형성된 리드프레임을 준비하는 단계(S210)와, 상기 리드프레임을 접착테이프 위에 부착하는 단계(S220)와, 상기 브리지를 펀칭하여 제거하는 단계(S230)와, 상기 다이패드 위에 반도체 칩을 부 착하는 단계(S240)를 구비한다.
도 6을 참조하면 리드프레임(210)은 반도체 칩(200)과 접착하여 이를 지지하는 사각형의 다이패드(230)와, 상기 다이패드로부터 이격되어 방사상으로 배열되는 복수 개의 리드(211)가 일체로 형성된다. 상기 복수 개의 리드들(211)은 이들을 가로지르는 연결바(215)에 의해 서로 연결되며 상기 연결바가 수직을 이루며 연결되어 사각형의 틀을 형성한다. 상술된 바와 같이 반도체 패키지의 대량 생산 공정에서는 상기 사각형의 리드프레임(210)을 단위 리드프레임으로 하여 이들을 행렬을 이루도록 연접한 리드프레임 스트립이 사용될 수 있으며, 바람직하게는 상기 다이패드(230)의 테두리부와 리드(211)의 말단은 도 1에서 도시된 바와 같이 하프 에칭된다.
다이패드(230)의 네 측변 테두리와 이에 근접하는 일 리드(211)의 말단을 서로 연결하는 브리지(220a,220b)에 의해 상기 다이패드(230)가 지지된다. 상기 브리지는 펀칭에 의해 제거되어야 할 부분이므로 가능한 한 적은 수로 구비되는 것이 바람직하다. 본 실시예에서는 일 측변 테두리부 및 이와 평행한 타 측변 테두리부에 각각 하나씩 구비되어 작업의 용이성을 추구하는 동시에 다이패드(230)의 견고한 지지를 가능하도록 한다.
본 발명의 제 2 실시예에서는 상기 리드프레임(210)에 리드(211)와 다이패드(230)가 함께 구비되어 있으므로 상기 리드와 다이패드의 위치정렬이 별도로 필요하지 않아서 접착테이프(260)에 접착하는 과정이 용이하다. 상기 접착테이프는 제 1 실시예에서 상술된 바와 같이 몰드 플래쉬를 억제하는 작용도 겸하는 것 을 알 수 있을 것이다.
리드프레임(210)을 접착테이프(260)에 접착한 후 펀칭에 의해 다이패드(230)와 리드(211)를 연결하는 브리지(220a,220b)를 제거하고, 상기 다이패드 위에 반도체 칩(200)을 접착 지지한다. 접착수지로서는 제 1 실시예에서 상술된 바와 같이 은(Ag)을 함유한 에폭시수지 등을 사용할 수 있다.
도 5를 다시 참조하면, 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 방법은 반도체 칩과 리드, 및 반도체 칩과 다이패드를 와이어 본딩하여 연결하는 단계(S250)와, 상기 반도체 칩, 다이패드, 및 리드를 수지로 몰딩하여 엔캡슐레이션을 형성하는 단계(S260)와, 다이패드 및 리드의 아래에 부착된 접착테이프를 제거하는 단계(S270)를 구비한다.
상술한 브리지 제거 단계(도 5의 S230)에서 펀칭에 의해 브리지(도 6의 220a,220b)를 제거하는데 상기 브리지와 함께 그 아래에 부착된 접착테이프(260)의 스크랩(scrap)도 함께 제거될 수 있으며, 이에 따라 접착테이프(260)에 통공이 형성될 수도 있다. 따라서 상기 수지 몰딩(도 5의 S260) 및 접착테이프 제거(도 5의 S270) 후에 제품의 저면에는 상기 통공이 있었던 만큼 수지 돌출부가 형성될 수도 있다. 상기 수지 돌출부는 접착테이프의 두께보다 적은 50㎛ 이하의 높이로 형성되어 제품의 허용 오차범위에 들지만 보다 높은 정밀성을 기하기 위해 그라인딩(grinding)에 의해 제거될 수도 있다. 이후 상기 연결바(도 6의 215)를 제거하여 반도체 패키지를 완성할 수 있다.
도 7은 본 발명에 의해 제조된 반도체 패키지를 도시한 저면도로서, 그 단면 의 형상은 도 1에서 도시된 바와 동일하여 생략되었다.
도면을 참조하면, 반도체 패키지(10')의 저면은 사각형상이며, 중심부에는 다이패드(12')가, 측변 가장자리에는 리드(15')가 노출된다. 상기 다이패드와 리드는 상술된 바와 같이 하프 에칭되므로 그 부분은 내부에 감춰져 나타나지 않는다. 본 발명에 의해 제조된 반도체 패키지는, 도 2에서 도시된 종래의 반도체 패키지와 비교하면 타이바(도 2의 20)가 제거되었다. 따라서 엔캡슐레이션(19')의 내부로 수분이 침투할 가능성이 감소됨을 알 수 있다.
이상에서 설명된 리드프레임 및 그것을 이용한 반도체 패키지 제조 방법은 다음과 같은 효과를 갖는다.
첫째, 엔캡슐레이션 내부로 수분이 침투할 가능성을 줄여줌으로써, 그로 인한 작동 불량이나 엔캡슐레이션의 분리를 감소시켜 반도체 패키지의 신뢰성을 향상시킬 수 있다.
둘째, 접착테이프를 개재한 채 몰딩함으로써 반도체 패키지의 엔캡슐레이션 형성시 몰드 플래쉬를 억제할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.

Claims (2)

  1. 다이패드 및, 상기 다이패드와 분리된 것으로 중심부에 소재가 제거되어 빈 공간부가 형성되고 이로부터 방사상으로 배열되는 복수 개의 리드를 구비하는 리드프레임을 준비하는 단계;
    상기 다이패드가 상기 리드프레임의 중심부에 위치되도록 상기 다이패드와 리드프레임을 접착테이프 위에 부착하는 단계;
    상기 다이패드 위에 반도체 칩을 부착하는 단계;
    상기 반도체 칩의 전극과 상기 리드, 및 상기 반도체 칩의 전극과 상기 다이패드를 와이어 본딩하여 연결하는 단계;
    상기 반도체 칩, 다이패드, 및 리드를 수지로 몰딩하여 엔캡슐레이션을 형성하는 단계; 및
    상기 다이패드 및 리드의 아래에 부착된 접착테이프를 제거하는 단계;를 구비하여 된 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 다이패드 및 리드프레임 준비 단계에서는 다이패드의 테두리부 및 리드의 말단부를 하프 에칭하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100633898B1 (ko) * 2004-01-26 2006-10-13 앰코 테크놀로지 코리아 주식회사 반도체 장치의 몰드 클리닝용 회로기판의 재사용 방법 및이를 위한 테이핑 장치
KR100819799B1 (ko) * 2005-02-22 2008-04-07 삼성테크윈 주식회사 다열리드형 반도체 패키지 제조 방법

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR870004507A (ko) * 1985-10-01 1987-05-11 야마모도 다꾸마 수지봉지형 반도체 장치
KR890700267A (ko) * 1986-11-13 1989-03-10 엠 앤드 티 케미칼스 아이엔시 고든시. 앤드류스 접착제수지를 이용한 리드프레임에 대한 반도체 다이의 접착방법과 그 장치
KR950030328A (ko) * 1994-04-15 1995-11-24 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
KR970008530A (ko) * 1995-07-07 1997-02-24 김광호 표면 실장용 리드프레임 및 그를 이용한 반도체 패키지와 그 제조방법
KR970018281A (ko) * 1995-09-14 1997-04-30 김광호 반도체 패키지의 몰드수지와 리드프레임의 결착구조
KR970077547A (ko) * 1996-05-31 1997-12-12 김광호 분리된 다이패드 및 그를 이용한 반도체 칩 패키지 및 제조 방법
KR980006162A (ko) * 1996-06-28 1998-03-30 고토 하지메 히트싱크를 구비한 수지밀봉형 반도체장치 및 그의 제조방법
KR980006163A (ko) * 1996-06-28 1998-03-30 고토 하지메 수지밀봉형 반도체장치 및 그의 제조방법
US5942794A (en) * 1996-10-22 1999-08-24 Matsushita Electronics Corporation Plastic encapsulated semiconductor device and method of manufacturing the same
US5986333A (en) * 1997-02-27 1999-11-16 Oki Electric Industry Co., Ltd. Semiconductor apparatus and method for fabricating the same
KR19990083550A (ko) * 1998-04-28 1999-11-25 니시무로 타이죠 수지밀봉형반도체장치및그제조방법,리드프레임
JP2001237361A (ja) * 2000-01-31 2001-08-31 Texas Instr Inc <Ti> 小さな持上げマウントパッドを有するリードフレーム

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR870004507A (ko) * 1985-10-01 1987-05-11 야마모도 다꾸마 수지봉지형 반도체 장치
KR890700267A (ko) * 1986-11-13 1989-03-10 엠 앤드 티 케미칼스 아이엔시 고든시. 앤드류스 접착제수지를 이용한 리드프레임에 대한 반도체 다이의 접착방법과 그 장치
KR950030328A (ko) * 1994-04-15 1995-11-24 모리시다 요이치 반도체 장치 및 그 제조방법과 리드프레임
KR970008530A (ko) * 1995-07-07 1997-02-24 김광호 표면 실장용 리드프레임 및 그를 이용한 반도체 패키지와 그 제조방법
KR970018281A (ko) * 1995-09-14 1997-04-30 김광호 반도체 패키지의 몰드수지와 리드프레임의 결착구조
KR970077547A (ko) * 1996-05-31 1997-12-12 김광호 분리된 다이패드 및 그를 이용한 반도체 칩 패키지 및 제조 방법
KR980006162A (ko) * 1996-06-28 1998-03-30 고토 하지메 히트싱크를 구비한 수지밀봉형 반도체장치 및 그의 제조방법
KR980006163A (ko) * 1996-06-28 1998-03-30 고토 하지메 수지밀봉형 반도체장치 및 그의 제조방법
US5942794A (en) * 1996-10-22 1999-08-24 Matsushita Electronics Corporation Plastic encapsulated semiconductor device and method of manufacturing the same
US5986333A (en) * 1997-02-27 1999-11-16 Oki Electric Industry Co., Ltd. Semiconductor apparatus and method for fabricating the same
KR19990083550A (ko) * 1998-04-28 1999-11-25 니시무로 타이죠 수지밀봉형반도체장치및그제조방법,리드프레임
JP2001237361A (ja) * 2000-01-31 2001-08-31 Texas Instr Inc <Ti> 小さな持上げマウントパッドを有するリードフレーム

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