JPH1168015A - リードフレームおよびそれを用いた半導体装置ならびにその製造方法 - Google Patents
リードフレームおよびそれを用いた半導体装置ならびにその製造方法Info
- Publication number
- JPH1168015A JPH1168015A JP21723597A JP21723597A JPH1168015A JP H1168015 A JPH1168015 A JP H1168015A JP 21723597 A JP21723597 A JP 21723597A JP 21723597 A JP21723597 A JP 21723597A JP H1168015 A JPH1168015 A JP H1168015A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- die pad
- chip
- lead
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＬＯＣ用の金型設備を用いたダイパッド構造
の半導体装置の製造を可能にする。 【解決手段】 半導体集積回路が形成された半導体チッ
プ１を搭載しかつオフセット加工されたダイパッド２ａ
と、半導体チップ１の表面電極とボンディングワイヤ３
を介して電気的に接続されかつダイパッド２ａのオフセ
ット加工と同じ方向に曲げ成形された複数のインナリー
ド２ｂと、半導体チップ１およびその周辺部を封止して
形成された封止部４と、封止部４の外方において半導体
チップ１の配置側に曲げ形成された複数のアウタリード
２ｃとからなり、半導体チップ１がその主面１ａをアウ
タリード２ｃの実装面側２ｉに向けてダイパッド２ａに
搭載され、かつ封止部４において、ダイパッド２ａの下
側のチップ側封止部４ａが、ダイパッド２ａの上側の非
チップ側封止部４ｂより厚く形成されている。
の半導体装置の製造を可能にする。 【解決手段】 半導体集積回路が形成された半導体チッ
プ１を搭載しかつオフセット加工されたダイパッド２ａ
と、半導体チップ１の表面電極とボンディングワイヤ３
を介して電気的に接続されかつダイパッド２ａのオフセ
ット加工と同じ方向に曲げ成形された複数のインナリー
ド２ｂと、半導体チップ１およびその周辺部を封止して
形成された封止部４と、封止部４の外方において半導体
チップ１の配置側に曲げ形成された複数のアウタリード
２ｃとからなり、半導体チップ１がその主面１ａをアウ
タリード２ｃの実装面側２ｉに向けてダイパッド２ａに
搭載され、かつ封止部４において、ダイパッド２ａの下
側のチップ側封止部４ａが、ダイパッド２ａの上側の非
チップ側封止部４ｂより厚く形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、ダイパッド（タブともいう）を有したリー
ドフレームおよびそれを用いた半導体装置ならびにその
製造方法に関する。
関し、特に、ダイパッド（タブともいう）を有したリー
ドフレームおよびそれを用いた半導体装置ならびにその
製造方法に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】樹脂封止を行う半導体装置の一例として、
ＬＯＣ（Lead On Chip) 構造のものがある。
ＬＯＣ（Lead On Chip) 構造のものがある。
【０００４】半導体装置においてＬＯＣ構造を採用する
場合、製品開発時のチップレイアウトの容易さや、特性
向上の観点から採用されることが多い。
場合、製品開発時のチップレイアウトの容易さや、特性
向上の観点から採用されることが多い。
【０００５】また、ＬＯＣ構造の半導体装置では、イン
ナリードの下側に半導体チップが配置されるため、樹脂
封止を行う際の金型は、その下型が上型よりも厚い構造
を有している。
ナリードの下側に半導体チップが配置されるため、樹脂
封止を行う際の金型は、その下型が上型よりも厚い構造
を有している。
【０００６】なお、ＬＯＣ構造の半導体装置について
は、例えば、特開平５−１５２４９５号公報や特開平６
−１８８３５３号公報に開示され、さらに、ダイパッド
（タブ）を有したリードフレームおよび半導体装置につ
いては、例えば、特開平８−１９５４６３号公報、特開
昭６０−１２０５４３号公報および特開平８−１６２５
９６号公報に開示されている。
は、例えば、特開平５−１５２４９５号公報や特開平６
−１８８３５３号公報に開示され、さらに、ダイパッド
（タブ）を有したリードフレームおよび半導体装置につ
いては、例えば、特開平８−１９５４６３号公報、特開
昭６０−１２０５４３号公報および特開平８−１６２５
９６号公報に開示されている。
【０００７】
【発明が解決しようとする課題】ところが、前記した技
術において、特開平５−１５２４９５号公報に示されて
いるＬＯＣの場合、原価低減などの目的で、半導体チッ
プの小形化が行われると、このＬＯＣ構造ではインナリ
ードが半導体チップに載りきらない場合が発生する。
術において、特開平５−１５２４９５号公報に示されて
いるＬＯＣの場合、原価低減などの目的で、半導体チッ
プの小形化が行われると、このＬＯＣ構造ではインナリ
ードが半導体チップに載りきらない場合が発生する。
【０００８】その場合には、ダイパッド構造を採用しな
ければならない。
ければならない。
【０００９】しかし、ダイパッド構造においては、半導
体チップがダイパッドの上側に配置されるため、樹脂封
止の際に、ＬＯＣ用の金型に比べて厚い上型を用いる必
要がある。
体チップがダイパッドの上側に配置されるため、樹脂封
止の際に、ＬＯＣ用の金型に比べて厚い上型を用いる必
要がある。
【００１０】すなわち、ＬＯＣ用の金型設備と同一の金
型設備を用いて、ダイパッド構造の半導体装置を製造す
るのは困難であることが問題とされる。
型設備を用いて、ダイパッド構造の半導体装置を製造す
るのは困難であることが問題とされる。
【００１１】また、特開平６−１８８３５３号公報に示
されたＬＯＣは、タブ（ダイパッド）に半導体チップが
搭載される構造ではあるが、タブがリードに両面接着テ
ープによって固定されるため、組立性が複雑であること
が問題とされる。
されたＬＯＣは、タブ（ダイパッド）に半導体チップが
搭載される構造ではあるが、タブがリードに両面接着テ
ープによって固定されるため、組立性が複雑であること
が問題とされる。
【００１２】さらに、特開昭６０−１２０５４３号公報
と特開平８−１６２５９６号公報に示された半導体装置
では、ダイパッドの上側に半導体チップが配置される構
造であるため、前記特開平５−１５２４９５号公報の半
導体装置の場合と同様に、ＬＯＣ用の金型設備と同一の
金型設備を用いて半導体装置を製造するのは困難である
ことが問題とされる。
と特開平８−１６２５９６号公報に示された半導体装置
では、ダイパッドの上側に半導体チップが配置される構
造であるため、前記特開平５−１５２４９５号公報の半
導体装置の場合と同様に、ＬＯＣ用の金型設備と同一の
金型設備を用いて半導体装置を製造するのは困難である
ことが問題とされる。
【００１３】また、特開平８−１９５４６３号公報に示
された半導体装置においては、タブ（ダイパッド）をイ
ンナリードに比べて遙に厚く形成した構造であるため、
タブを境界としてその上側と下側とでレジンバランスが
悪いことが問題とされる。
された半導体装置においては、タブ（ダイパッド）をイ
ンナリードに比べて遙に厚く形成した構造であるため、
タブを境界としてその上側と下側とでレジンバランスが
悪いことが問題とされる。
【００１４】本発明の目的は、ＬＯＣ用の金型設備を用
いてダイパッド構造の製造を実現するリードフレームお
よびそれを用いた半導体装置ならびにその製造方法を提
供することにある。
いてダイパッド構造の製造を実現するリードフレームお
よびそれを用いた半導体装置ならびにその製造方法を提
供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１７】すなわち、本発明によるリードフレーム
は、半導体チップを搭載するダイパッドを有したもので
あり、前記ダイパッドが、前記半導体チップを搭載した
際の前記半導体チップの主面の方向に曲げ形成されてい
るものである。
は、半導体チップを搭載するダイパッドを有したもので
あり、前記ダイパッドが、前記半導体チップを搭載した
際の前記半導体チップの主面の方向に曲げ形成されてい
るものである。
【００１８】さらに、本発明によるリードフレームは、
半導体チップを搭載するダイパッドと前記半導体チップ
の表面電極に対応して配置された複数のインナリードと
を有したものであり、前記インナリードが、前記ダイパ
ッドに前記半導体チップを搭載した際の前記半導体チッ
プの主面の方向に曲げ形成されているものである。
半導体チップを搭載するダイパッドと前記半導体チップ
の表面電極に対応して配置された複数のインナリードと
を有したものであり、前記インナリードが、前記ダイパ
ッドに前記半導体チップを搭載した際の前記半導体チッ
プの主面の方向に曲げ形成されているものである。
【００１９】また、本発明による半導体装置は、半導体
チップを搭載するダイパッドと、前記半導体チップの表
面電極に対応して配置されかつ前記半導体チップの表面
電極と導通部材を介して電気的に接続された複数のイン
ナリードと、前記半導体チップおよび前記導通部材を封
止して形成された封止部と、前記封止部の外方において
半導体チップ配置側に曲げ形成された複数のアウタリー
ドとを有し、前記半導体チップがその主面を前記アウタ
リードの実装面側に向けて前記ダイパッドに搭載され、
かつ前記封止部において、前記ダイパッドを境界にして
これより前記半導体チップ配置側に形成されたチップ側
封止部が、前記ダイパッドを境界にして前記チップ側封
止部の反対側に形成された非チップ側封止部より厚く形
成されているものである。
チップを搭載するダイパッドと、前記半導体チップの表
面電極に対応して配置されかつ前記半導体チップの表面
電極と導通部材を介して電気的に接続された複数のイン
ナリードと、前記半導体チップおよび前記導通部材を封
止して形成された封止部と、前記封止部の外方において
半導体チップ配置側に曲げ形成された複数のアウタリー
ドとを有し、前記半導体チップがその主面を前記アウタ
リードの実装面側に向けて前記ダイパッドに搭載され、
かつ前記封止部において、前記ダイパッドを境界にして
これより前記半導体チップ配置側に形成されたチップ側
封止部が、前記ダイパッドを境界にして前記チップ側封
止部の反対側に形成された非チップ側封止部より厚く形
成されているものである。
【００２０】これにより、樹脂封止を行う際に、上型よ
り下型の方が厚い金型設備を用いることが可能になり、
その結果、ダイパッドに搭載した半導体チップを樹脂封
止する際、および、樹脂封止後のアウタリードの曲げ成
形時に、ＬＯＣ用の金型設備を用いることができる。
り下型の方が厚い金型設備を用いることが可能になり、
その結果、ダイパッドに搭載した半導体チップを樹脂封
止する際、および、樹脂封止後のアウタリードの曲げ成
形時に、ＬＯＣ用の金型設備を用いることができる。
【００２１】したがって、ＬＯＣ用の金型設備をそのま
ま用いて、ダイパッド構造の半導体装置を製造すること
が可能になる。
ま用いて、ダイパッド構造の半導体装置を製造すること
が可能になる。
【００２２】さらに、本発明による半導体装置の製造方
法は、半導体チップを搭載するダイパッドと前記半導体
チップの表面電極に対応して配置された複数のインナリ
ードとを有したリードフレームを準備する工程と、前記
半導体チップの主面と反対側の面を前記ダイパッドに接
合して前記ダイパッドに前記半導体チップを搭載する工
程と、前記半導体チップの表面電極と前記リードフレー
ムのインナリードとを導通部材によって電気的に接続す
る工程と、前記ダイパッドを境界にしてこのダイパッド
より前記半導体チップ配置側に形成するチップ側封止部
が、前記チップ側封止部の反対側に形成する非チップ側
封止部より厚くなるように、かつ前記半導体チップの主
面を下型のキャビティ底面側に向けた状態で前記半導体
チップおよび前記導通部材を樹脂封止する工程と、前記
リードフレームから、封止部とこれの外方に突出したア
ウタリードとを分離するとともに、前記アウタリードを
半導体チップ配置側に曲げ形成する工程とを有するもの
である。
法は、半導体チップを搭載するダイパッドと前記半導体
チップの表面電極に対応して配置された複数のインナリ
ードとを有したリードフレームを準備する工程と、前記
半導体チップの主面と反対側の面を前記ダイパッドに接
合して前記ダイパッドに前記半導体チップを搭載する工
程と、前記半導体チップの表面電極と前記リードフレー
ムのインナリードとを導通部材によって電気的に接続す
る工程と、前記ダイパッドを境界にしてこのダイパッド
より前記半導体チップ配置側に形成するチップ側封止部
が、前記チップ側封止部の反対側に形成する非チップ側
封止部より厚くなるように、かつ前記半導体チップの主
面を下型のキャビティ底面側に向けた状態で前記半導体
チップおよび前記導通部材を樹脂封止する工程と、前記
リードフレームから、封止部とこれの外方に突出したア
ウタリードとを分離するとともに、前記アウタリードを
半導体チップ配置側に曲げ形成する工程とを有するもの
である。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２４】図１は本発明によるリードフレームの構造
の実施の形態の一例を示す図であり、（ａ）はその部分
平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す部分断面
図、図２は本発明による半導体装置の構造の実施の形態
の一例を示す断面図、図３は本発明のリードフレームを
製造する際に用いるプレス金型の構造の一例を示す図で
あり、（ａ）はダイパッド加工部の部分断面図、（ｂ）
はインナリード加工部の部分断面図、図４は本発明の半
導体装置の製造方法におけるダイボンディングの実施の
形態の一例を示す部分断面図、図５は本発明の半導体装
置の製造方法におけるワイヤボンディングの実施の形態
の一例を示す図であり、（ａ）は部分平面図、（ｂ）は
部分断面図、図６は本発明の半導体装置の製造方法にお
けるワイヤボンディング後のリードフレームの構造の実
施の形態の一例を示す部分平面図、図７は本発明の半導
体装置の製造方法における樹脂封止時の金型の構造の実
施の形態の一例を示す部分断面図、図８は本発明の半導
体装置の製造方法における樹脂封止後の封止部内の構造
の一例を透過して示す部分平面図である。
の実施の形態の一例を示す図であり、（ａ）はその部分
平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す部分断面
図、図２は本発明による半導体装置の構造の実施の形態
の一例を示す断面図、図３は本発明のリードフレームを
製造する際に用いるプレス金型の構造の一例を示す図で
あり、（ａ）はダイパッド加工部の部分断面図、（ｂ）
はインナリード加工部の部分断面図、図４は本発明の半
導体装置の製造方法におけるダイボンディングの実施の
形態の一例を示す部分断面図、図５は本発明の半導体装
置の製造方法におけるワイヤボンディングの実施の形態
の一例を示す図であり、（ａ）は部分平面図、（ｂ）は
部分断面図、図６は本発明の半導体装置の製造方法にお
けるワイヤボンディング後のリードフレームの構造の実
施の形態の一例を示す部分平面図、図７は本発明の半導
体装置の製造方法における樹脂封止時の金型の構造の実
施の形態の一例を示す部分断面図、図８は本発明の半導
体装置の製造方法における樹脂封止後の封止部内の構造
の一例を透過して示す部分平面図である。
【００２５】本実施の形態の半導体装置は、ＤＲＡＭ
（Dynamic Random Access Memory) などのように、半導
体チップ１の小形化（チップシュリンク）が行われる際
の構造に適して有効なものであり、かつ樹脂封止形のも
のである。
（Dynamic Random Access Memory) などのように、半導
体チップ１の小形化（チップシュリンク）が行われる際
の構造に適して有効なものであり、かつ樹脂封止形のも
のである。
【００２６】さらに、前記半導体装置は、ダイパッド２
ａに半導体チップ１を搭載するとともに、ダイパッド２
ａの下側に半導体チップ１を配置するものである。
ａに半導体チップ１を搭載するとともに、ダイパッド２
ａの下側に半導体チップ１を配置するものである。
【００２７】また、半導体チップ１の樹脂封止の工程
と、樹脂封止後のアウタリード２ｃの曲げ成形工程とに
おいては、ＬＯＣ用の金型設備を用いて半導体装置を製
造するものである。
と、樹脂封止後のアウタリード２ｃの曲げ成形工程とに
おいては、ＬＯＣ用の金型設備を用いて半導体装置を製
造するものである。
【００２８】なお、本実施の形態では、樹脂封止形の半
導体装置の一例としてＴＳＯＰ（Thin Small Outline P
ackage) を取り上げて説明する。
導体装置の一例としてＴＳＯＰ（Thin Small Outline P
ackage) を取り上げて説明する。
【００２９】まず、前記ＴＳＯＰに用いる本実施の形態
のリードフレーム２（図１参照）の構造について説明す
る。
のリードフレーム２（図１参照）の構造について説明す
る。
【００３０】リードフレーム２は、半導体チップ１を支
持しかつ搭載するダイパッド２ａ（タブもしくはアイラ
ンドともいう）と、このダイパッド２ａを支持する吊り
リード２ｄと、ダイパッド２ａに搭載される半導体チッ
プ１の複数の表面電極１ｃに対応して配置されかつダイ
パッド２ａの周辺に形成された複数のインナリード２ｂ
と、外部端子である複数のアウタリード２ｃと、各々の
インナリード２ｂを連結しかつ樹脂封止時の封止樹脂の
流出を阻止するダムバー２ｅと、各々のアウタリード２
ｃを連結して支持する内枠部２ｆと、内枠部２ｆ、ダム
バー２ｅおよび吊りリード２ｄを支持する外枠部２ｇと
によって構成される。
持しかつ搭載するダイパッド２ａ（タブもしくはアイラ
ンドともいう）と、このダイパッド２ａを支持する吊り
リード２ｄと、ダイパッド２ａに搭載される半導体チッ
プ１の複数の表面電極１ｃに対応して配置されかつダイ
パッド２ａの周辺に形成された複数のインナリード２ｂ
と、外部端子である複数のアウタリード２ｃと、各々の
インナリード２ｂを連結しかつ樹脂封止時の封止樹脂の
流出を阻止するダムバー２ｅと、各々のアウタリード２
ｃを連結して支持する内枠部２ｆと、内枠部２ｆ、ダム
バー２ｅおよび吊りリード２ｄを支持する外枠部２ｇと
によって構成される。
【００３１】さらに、１枚のリードフレーム２には、１
つのＴＳＯＰに相当する単位フレーム部２ｈが複数個連
なって形成され、また、リードフレーム２は、例えば、
銅や鉄−ニッケル合金などによって形成され、その厚さ
は、例えば、0.１３５〜0.１５ｍｍ程度である。
つのＴＳＯＰに相当する単位フレーム部２ｈが複数個連
なって形成され、また、リードフレーム２は、例えば、
銅や鉄−ニッケル合金などによって形成され、その厚さ
は、例えば、0.１３５〜0.１５ｍｍ程度である。
【００３２】なお、本実施の形態のリードフレーム２
は、ダイパッド２ａが、半導体チップ１を搭載した際の
半導体チップ１の主面１ａの方向に曲げ形成されている
ものである。
は、ダイパッド２ａが、半導体チップ１を搭載した際の
半導体チップ１の主面１ａの方向に曲げ形成されている
ものである。
【００３３】すなわち、図１（ｂ）に示すように、リー
ドフレーム２のダイパッド２ａがタブ上げ加工（オフセ
ット加工）されている。
ドフレーム２のダイパッド２ａがタブ上げ加工（オフセ
ット加工）されている。
【００３４】なお、この際のオフセット量は、例えば、
0.１ｍｍ程度である。
0.１ｍｍ程度である。
【００３５】また、本実施の形態のリードフレーム２
は、各々のインナリード２ｂが、ダイパッド２ａに半導
体チップ１を搭載した際の半導体チップ１の主面１ａの
方向に曲げ形成されている。
は、各々のインナリード２ｂが、ダイパッド２ａに半導
体チップ１を搭載した際の半導体チップ１の主面１ａの
方向に曲げ形成されている。
【００３６】つまり、それぞれのインナリード２ｂが、
図１（ｂ）に示すように、ダイパッド２ａのオフセット
方向と同じ方向に曲げ成形されている。
図１（ｂ）に示すように、ダイパッド２ａのオフセット
方向と同じ方向に曲げ成形されている。
【００３７】なお、この際のそれぞれのインナリード２
ｂの曲げ量は、例えば、0.１〜0.２ｍｍ程度である。
ｂの曲げ量は、例えば、0.１〜0.２ｍｍ程度である。
【００３８】続いて、図２に示す本実施の形態の半導体
装置（ＴＳＯＰ）の構成について説明する。
装置（ＴＳＯＰ）の構成について説明する。
【００３９】なお、前記ＴＳＯＰは、樹脂封止形のもの
であり、かつ図１に示すリードフレーム２を用いて製造
したものである。
であり、かつ図１に示すリードフレーム２を用いて製造
したものである。
【００４０】さらに、樹脂封止工程とアウタリード２ｃ
の曲げ成形工程とにおいては、ＬＯＣ用の金型設備を用
いて製造したものである。
の曲げ成形工程とにおいては、ＬＯＣ用の金型設備を用
いて製造したものである。
【００４１】前記ＴＳＯＰの構成は、シリコンなどによ
って形成されかつ半導体集積回路が形成された半導体チ
ップ１を搭載したダイパッド２ａと、半導体チップ１の
表面電極１ｃ（図６参照）に対応して配置されかつ半導
体チップ１の表面電極１ｃと導通部材であるボンディン
グワイヤ３を介して電気的に接続された複数のインナリ
ード２ｂと、半導体チップ１およびボンディングワイヤ
３を封止樹脂によって封止して形成された封止部４と、
封止部４の外方において半導体チップ１の配置側に曲げ
形成された複数のアウタリード２ｃとからなり、半導体
チップ１がその主面１ａをアウタリード２ｃの実装面側
２ｉに向けてダイパッド２ａに搭載され、かつ封止部４
において、ダイパッド２ａを境界にしてこれより半導体
チップ配置側２ｊに形成されたチップ側封止部４ａが、
ダイパッド２ａを境界にしてチップ側封止部４ａの反対
側に形成された非チップ側封止部４ｂより厚く形成され
ている。
って形成されかつ半導体集積回路が形成された半導体チ
ップ１を搭載したダイパッド２ａと、半導体チップ１の
表面電極１ｃ（図６参照）に対応して配置されかつ半導
体チップ１の表面電極１ｃと導通部材であるボンディン
グワイヤ３を介して電気的に接続された複数のインナリ
ード２ｂと、半導体チップ１およびボンディングワイヤ
３を封止樹脂によって封止して形成された封止部４と、
封止部４の外方において半導体チップ１の配置側に曲げ
形成された複数のアウタリード２ｃとからなり、半導体
チップ１がその主面１ａをアウタリード２ｃの実装面側
２ｉに向けてダイパッド２ａに搭載され、かつ封止部４
において、ダイパッド２ａを境界にしてこれより半導体
チップ配置側２ｊに形成されたチップ側封止部４ａが、
ダイパッド２ａを境界にしてチップ側封止部４ａの反対
側に形成された非チップ側封止部４ｂより厚く形成され
ている。
【００４２】すなわち、半導体チップ１がその主面１ａ
を下側に向けてダイパッド２ａに搭載され、かつ、アウ
タリード２ｃが半導体チップ配置側２ｊに曲げ成形され
るとともに、ダイパッド２ａを境界としてチップ側封止
部４ａが非チップ側封止部４ｂより厚く形成されてい
る。
を下側に向けてダイパッド２ａに搭載され、かつ、アウ
タリード２ｃが半導体チップ配置側２ｊに曲げ成形され
るとともに、ダイパッド２ａを境界としてチップ側封止
部４ａが非チップ側封止部４ｂより厚く形成されてい
る。
【００４３】なお、半導体チップ１は、その裏面１ｂが
銀ペーストなどの接合材５によってダイパッド２ａに接
合され、これにより、下向き（逆向き）の状態でダイパ
ッド２ａに搭載されている。
銀ペーストなどの接合材５によってダイパッド２ａに接
合され、これにより、下向き（逆向き）の状態でダイパ
ッド２ａに搭載されている。
【００４４】また、チップ側封止部４ａにおける半導体
チップ１の主面１ａからチップ側封止部４ａの表面まで
の距離は、例えば、0.２９ｍｍ程度であり、その反対側
の非チップ側封止部４ｂにおけるダイパッド２ａから非
チップ側封止部４ｂの表面までの距離は、例えば、0.２
９５ｍｍ程度であり、両者はほぼ同じに形成されてい
る。
チップ１の主面１ａからチップ側封止部４ａの表面まで
の距離は、例えば、0.２９ｍｍ程度であり、その反対側
の非チップ側封止部４ｂにおけるダイパッド２ａから非
チップ側封止部４ｂの表面までの距離は、例えば、0.２
９５ｍｍ程度であり、両者はほぼ同じに形成されてい
る。
【００４５】ここで、図２に示すように、本実施の形態
のＴＳＯＰは、ダイパッド上げ加工およびインナリード
２ｂの曲げ加工を行ったリードフレーム２を用いたもの
である。
のＴＳＯＰは、ダイパッド上げ加工およびインナリード
２ｂの曲げ加工を行ったリードフレーム２を用いたもの
である。
【００４６】なお、封止部４を形成する封止樹脂は、例
えば、熱硬化性のエポキシ樹脂であり、ボンディングワ
イヤ３は、例えば、金線である。
えば、熱硬化性のエポキシ樹脂であり、ボンディングワ
イヤ３は、例えば、金線である。
【００４７】また、本実施の形態の半導体装置は、ＴＳ
ＯＰであるため、封止部４全体の厚さは１ｍｍ以下であ
る（ここでは、１ｍｍとする）。
ＯＰであるため、封止部４全体の厚さは１ｍｍ以下であ
る（ここでは、１ｍｍとする）。
【００４８】さらに、ＴＳＯＰの外観サイズとして、ア
ウタリード２ｃの上側の非チップ側封止部４ｂの厚さ
は、例えば、0.１９５ｍｍであり、アウタリード２ｃの
下側のチップ側封止部４ａの厚さは、例えば、0.６７ｍ
ｍである。
ウタリード２ｃの上側の非チップ側封止部４ｂの厚さ
は、例えば、0.１９５ｍｍであり、アウタリード２ｃの
下側のチップ側封止部４ａの厚さは、例えば、0.６７ｍ
ｍである。
【００４９】本実施の形態の半導体装置（ＴＳＯＰ）の
製造方法について説明する。
製造方法について説明する。
【００５０】なお、前記半導体装置の製造方法は、図１
に示すリードフレーム２を用いた半導体装置（図２に示
すＴＳＯＰ）の製造方法である。
に示すリードフレーム２を用いた半導体装置（図２に示
すＴＳＯＰ）の製造方法である。
【００５１】まず、半導体チップ１を搭載するダイパッ
ド２ａと、半導体チップ１の表面電極１ｃに対応して配
置された複数のインナリード２ｂとを有した図１（ａ）
に示すリードフレーム２を準備する。
ド２ａと、半導体チップ１の表面電極１ｃに対応して配
置された複数のインナリード２ｂとを有した図１（ａ）
に示すリードフレーム２を準備する。
【００５２】なお、本実施の形態のリードフレーム２
は、各々のインナリード２ｂが、ダイパッド２ａに半導
体チップ１を搭載した際の半導体チップ１の主面１ａの
方向に曲げ形成されている。
は、各々のインナリード２ｂが、ダイパッド２ａに半導
体チップ１を搭載した際の半導体チップ１の主面１ａの
方向に曲げ形成されている。
【００５３】すなわち、図１（ｂ）に示すように、各々
のインナリード２ｂの先端部が、ダイパッド２ａに半導
体チップ１を搭載した際の半導体チップ１の主面１ａに
近づく方向に曲げ形成されている。
のインナリード２ｂの先端部が、ダイパッド２ａに半導
体チップ１を搭載した際の半導体チップ１の主面１ａに
近づく方向に曲げ形成されている。
【００５４】また、本実施の形態のリードフレーム２
は、ダイパッド２ａがタブ上げ加工、すなわち、半導体
チップ１を搭載した際の半導体チップ１の主面１ａの方
向に曲げ形成されている。
は、ダイパッド２ａがタブ上げ加工、すなわち、半導体
チップ１を搭載した際の半導体チップ１の主面１ａの方
向に曲げ形成されている。
【００５５】つまり、図１（ｂ）に示すように、インナ
リード２ｂの曲げ方向と同じ方向に曲げ加工（オフセッ
ト加工）されている。
リード２ｂの曲げ方向と同じ方向に曲げ加工（オフセッ
ト加工）されている。
【００５６】ここで、リードフレーム２におけるダイパ
ッド２ａおよびインナリード２ｂの曲げ加工は、図３に
示すように、１台のプレス金型６によって同時に行う。
ッド２ａおよびインナリード２ｂの曲げ加工は、図３に
示すように、１台のプレス金型６によって同時に行う。
【００５７】なお、図３（ａ) は、ダイパッド２ａの曲
げ成形を示すものであり、図３（ｂ) は、インナリード
２ｂの曲げ成形を示すものである。
げ成形を示すものであり、図３（ｂ) は、インナリード
２ｂの曲げ成形を示すものである。
【００５８】その後、図４に示すように、ダイボンディ
ングを行う。
ングを行う。
【００５９】その際、ダイパッド２ａの凹側の面をヒー
トブロック７上に載置し（インナリード２ｂの突出方向
を上側に向けて載置し）、銀ペーストなどの接合材５を
ダイパッド２ａの凸側の面に塗布する。
トブロック７上に載置し（インナリード２ｂの突出方向
を上側に向けて載置し）、銀ペーストなどの接合材５を
ダイパッド２ａの凸側の面に塗布する。
【００６０】続いて、接合材５を塗布したダイパッド２
ａの前記凸側の面に半導体チップ１を載置する。つま
り、半導体チップ１の主面１ａと反対側の面すなわち裏
面１ｂをダイパッド２ａの前記凸側の面に接合し、その
後、上方から加圧ブロック８によって半導体チップ１を
加圧してダイボンディングを行う。
ａの前記凸側の面に半導体チップ１を載置する。つま
り、半導体チップ１の主面１ａと反対側の面すなわち裏
面１ｂをダイパッド２ａの前記凸側の面に接合し、その
後、上方から加圧ブロック８によって半導体チップ１を
加圧してダイボンディングを行う。
【００６１】これにより、ダイパッド２ａに半導体チッ
プ１を搭載する。
プ１を搭載する。
【００６２】その後、半導体チップ１の表面電極１ｃと
リードフレーム２のインナリード２ｂとを導通部材であ
るボンディングワイヤ３によって電気的に接続するワイ
ヤボンディングを行う。
リードフレーム２のインナリード２ｂとを導通部材であ
るボンディングワイヤ３によって電気的に接続するワイ
ヤボンディングを行う。
【００６３】その際、まず、ダイボンディングの場合と
同様に、ダイパッド２ａの凹側の面をワイヤボンダのヒ
ートステージ９上に載置する。
同様に、ダイパッド２ａの凹側の面をワイヤボンダのヒ
ートステージ９上に載置する。
【００６４】さらに、インナリード２ｂに曲げ加工が施
されているため、図５（ａ),（ｂ）に示すように、イン
ナリード２ｂの先端部（先端付近）をダイパッド２ａ側
（下側）からヒートステージ９の突出支持部９ａによっ
て支持するとともに、インナリード２ｂの根元付近をダ
イパッド２ａと反対側（上側）から押さえ支持部９ｂに
よって押さえ付けてワイヤボンディングする。
されているため、図５（ａ),（ｂ）に示すように、イン
ナリード２ｂの先端部（先端付近）をダイパッド２ａ側
（下側）からヒートステージ９の突出支持部９ａによっ
て支持するとともに、インナリード２ｂの根元付近をダ
イパッド２ａと反対側（上側）から押さえ支持部９ｂに
よって押さえ付けてワイヤボンディングする。
【００６５】ここで、本実施の形態のリードフレーム２
では、インナリード２ｂに、半導体チップ１の主面１ａ
に近づく方向に曲げ加工が施されているため、半導体チ
ップ１の主面１ａとインナリード２ｂの先端部との高さ
をほぼ揃えた状態でワイヤボンディングできる。
では、インナリード２ｂに、半導体チップ１の主面１ａ
に近づく方向に曲げ加工が施されているため、半導体チ
ップ１の主面１ａとインナリード２ｂの先端部との高さ
をほぼ揃えた状態でワイヤボンディングできる。
【００６６】なお、ダイボンディングおよびワイヤボン
ディングが終了した状態のリードフレーム２を図６に示
す。
ディングが終了した状態のリードフレーム２を図６に示
す。
【００６７】その後、図７に示すように、封止金型１０
を用いて樹脂封止を行う。この際用いる封止金型１０
は、ＬＯＣ用のものであり、封止金型１０にリードフレ
ーム２をセットする際には、封止金型１０の下型１０ｂ
側に半導体チップ１が配置されるようにセットし、上型
１０ａとの間で型締め行う。
を用いて樹脂封止を行う。この際用いる封止金型１０
は、ＬＯＣ用のものであり、封止金型１０にリードフレ
ーム２をセットする際には、封止金型１０の下型１０ｂ
側に半導体チップ１が配置されるようにセットし、上型
１０ａとの間で型締め行う。
【００６８】すなわち、半導体チップ１を逆向きに搭載
した状態でＬＯＣ用の封止金型１０にリードフレーム２
をセットする。
した状態でＬＯＣ用の封止金型１０にリードフレーム２
をセットする。
【００６９】続いて、封止金型１０内に熱硬化性のエポ
キシ樹脂などの封止樹脂を注入して樹脂封止を行う。
キシ樹脂などの封止樹脂を注入して樹脂封止を行う。
【００７０】これにより、ダイパッド２ａを境界にして
このダイパッド２ａより半導体チップ配置側２ｊに形成
するチップ側封止部４ａが、チップ側封止部４ａの反対
側に形成する非チップ側封止部４ｂより厚くなるよう
に、かつ半導体チップ１の主面１ａを下型１０ｂのキャ
ビティ底面１０ｃ側に向けた状態で半導体チップ１およ
びボンディングワイヤ３さらにその周辺部を樹脂封止す
る。
このダイパッド２ａより半導体チップ配置側２ｊに形成
するチップ側封止部４ａが、チップ側封止部４ａの反対
側に形成する非チップ側封止部４ｂより厚くなるよう
に、かつ半導体チップ１の主面１ａを下型１０ｂのキャ
ビティ底面１０ｃ側に向けた状態で半導体チップ１およ
びボンディングワイヤ３さらにその周辺部を樹脂封止す
る。
【００７１】なお、図８に樹脂封止終了後のリードフレ
ーム２を示す。図８は、樹脂封止によって形成された封
止部４を透過してその内部を示したものである。
ーム２を示す。図８は、樹脂封止によって形成された封
止部４を透過してその内部を示したものである。
【００７２】その後、図８に示す状態のリードフレーム
２から、封止部４とこれの外方に突出したアウタリード
２ｃとを分離するとともに、図２に示すようにアウタリ
ード２ｃを半導体チップ配置側２ｊに曲げ形成する。
２から、封止部４とこれの外方に突出したアウタリード
２ｃとを分離するとともに、図２に示すようにアウタリ
ード２ｃを半導体チップ配置側２ｊに曲げ形成する。
【００７３】すなわち、リードフレーム２におけるＴ／
Ｆ（トリミング／フォーミング）工程を行う。
Ｆ（トリミング／フォーミング）工程を行う。
【００７４】その際、ＬＯＣ用の金型設備を用いてアウ
タリード２ｃの曲げ成形を行う。
タリード２ｃの曲げ成形を行う。
【００７５】これにより、図２に示すＴＳＯＰを製造で
きる。
きる。
【００７６】本実施の形態のリードフレームおよびそれ
を用いた半導体装置ならびにその製造方法によれば、以
下のような作用効果が得られる。
を用いた半導体装置ならびにその製造方法によれば、以
下のような作用効果が得られる。
【００７７】すなわち、アウタリード２ｃが封止部４の
外方において半導体チップ１の配置側に曲げ形成され、
かつ封止部４において、ダイパッド２ａを境界にしてこ
れより下側のチップ側封止部４ａを上側の非チップ側封
止部４ｂより厚く形成することにより、樹脂封止を行う
際に、上型１０ａより下型１０ｂの方が厚い金型設備を
用いることが可能になる。
外方において半導体チップ１の配置側に曲げ形成され、
かつ封止部４において、ダイパッド２ａを境界にしてこ
れより下側のチップ側封止部４ａを上側の非チップ側封
止部４ｂより厚く形成することにより、樹脂封止を行う
際に、上型１０ａより下型１０ｂの方が厚い金型設備を
用いることが可能になる。
【００７８】これにより、ダイパッド２ａに搭載した半
導体チップ１を樹脂封止する際、および、樹脂封止後の
アウタリード２ｃの曲げ成形時に、ＬＯＣ用の金型設備
を用いることができる。
導体チップ１を樹脂封止する際、および、樹脂封止後の
アウタリード２ｃの曲げ成形時に、ＬＯＣ用の金型設備
を用いることができる。
【００７９】その結果、ＬＯＣ用の金型設備をそのまま
用いて、図２に示すダイパッド２ａ構造のＴＳＯＰ（半
導体装置）を製造することが可能になる。
用いて、図２に示すダイパッド２ａ構造のＴＳＯＰ（半
導体装置）を製造することが可能になる。
【００８０】これにより、ＴＳＯＰの内部構造の変化
（ＬＯＣ構造からダイパッド２ａ構造への変化）に伴っ
て他の金型設備を準備する必要がなくなり、ＴＳＯＰの
原価低減を図ることができる。
（ＬＯＣ構造からダイパッド２ａ構造への変化）に伴っ
て他の金型設備を準備する必要がなくなり、ＴＳＯＰの
原価低減を図ることができる。
【００８１】また、ＬＯＣ用の金型設備を用いてダイパ
ッド２ａ構造のＴＳＯＰの樹脂封止を行う際に、半導体
チップ１の主面１ａをアウタリード２ｃの実装面側２ｉ
に向けてダイパッド２ａに搭載するとともに、ダイパッ
ド２ａの下側のチップ側封止部４ａを上側の非チップ側
封止部４ｂより厚く形成することにより、樹脂封止の際
のレジンバランスをダイパッド２ａ構造用の金型設備を
用いた場合と同一にすることができる。
ッド２ａ構造のＴＳＯＰの樹脂封止を行う際に、半導体
チップ１の主面１ａをアウタリード２ｃの実装面側２ｉ
に向けてダイパッド２ａに搭載するとともに、ダイパッ
ド２ａの下側のチップ側封止部４ａを上側の非チップ側
封止部４ｂより厚く形成することにより、樹脂封止の際
のレジンバランスをダイパッド２ａ構造用の金型設備を
用いた場合と同一にすることができる。
【００８２】これにより、ＬＯＣ用の金型設備を用いて
ダイパッド２ａ構造のＴＳＯＰの樹脂封止を行った場合
でもレジンバランスを低下させることなくＴＳＯＰを製
造することができる。
ダイパッド２ａ構造のＴＳＯＰの樹脂封止を行った場合
でもレジンバランスを低下させることなくＴＳＯＰを製
造することができる。
【００８３】また、半導体チップ１の主面１ａをアウタ
リード２ｃの実装面側２ｉに向けてダイパッド２ａに搭
載するとともに、ダイパッド２ａの下側のチップ側封止
部４ａをその上側の非チップ側封止部４ｂより厚く形成
することにより、ダイパッド２ａ構造のＴＳＯＰにおい
ても、ＬＯＣと同様にアウタリード２ｃを長く形成する
ことが可能になる。
リード２ｃの実装面側２ｉに向けてダイパッド２ａに搭
載するとともに、ダイパッド２ａの下側のチップ側封止
部４ａをその上側の非チップ側封止部４ｂより厚く形成
することにより、ダイパッド２ａ構造のＴＳＯＰにおい
ても、ＬＯＣと同様にアウタリード２ｃを長く形成する
ことが可能になる。
【００８４】これにより、ＴＳＯＰをプリント配線基板
などの実装基板（図示せず）に実装する際にＴＳＯＰの
封止部４およびアウタリード２ｃと前記実装基板との間
で発生する熱膨張差を緩和することができ、その結果、
ダイパッド２ａ構造のＴＳＯＰにおいてもそのはんだ実
装性を向上させることができる。
などの実装基板（図示せず）に実装する際にＴＳＯＰの
封止部４およびアウタリード２ｃと前記実装基板との間
で発生する熱膨張差を緩和することができ、その結果、
ダイパッド２ａ構造のＴＳＯＰにおいてもそのはんだ実
装性を向上させることができる。
【００８５】なお、ダイパッド２ａの下側に半導体チッ
プ１を配置させるため、アウタリード２ｃを長く形成し
ても、ダイパッド２ａの上側に半導体チップ１を配置さ
せた場合と比較すると、その実装高さを低く抑えること
ができる。
プ１を配置させるため、アウタリード２ｃを長く形成し
ても、ダイパッド２ａの上側に半導体チップ１を配置さ
せた場合と比較すると、その実装高さを低く抑えること
ができる。
【００８６】また、ＬＯＣ構造の半導体装置をダイパッ
ド２ａ構造として製造できることにより、リードフレー
ム２についてもダイパッド２ａ構造とすることができ
る。その際、リードフレーム２のコストとしてもＬＯＣ
構造よりダイパッド２ａ構造の方が安いため、ＴＳＯＰ
のコストを低減できる。
ド２ａ構造として製造できることにより、リードフレー
ム２についてもダイパッド２ａ構造とすることができ
る。その際、リードフレーム２のコストとしてもＬＯＣ
構造よりダイパッド２ａ構造の方が安いため、ＴＳＯＰ
のコストを低減できる。
【００８７】さらに、ダイパッド２ａの下側に半導体チ
ップ１を配置させ、かつ半導体チップ１の主面１ａをア
ウタリード２ｃの実装面側２ｉに向けてダイパッド２ａ
に搭載することにより、ＬＯＣ用の金型設備を用いてダ
イパッド２ａの上側に半導体チップ１を搭載する場合と
比較して、ダイパッド２ａの曲げ加工量（オフセット
量）を低減することができる。
ップ１を配置させ、かつ半導体チップ１の主面１ａをア
ウタリード２ｃの実装面側２ｉに向けてダイパッド２ａ
に搭載することにより、ＬＯＣ用の金型設備を用いてダ
イパッド２ａの上側に半導体チップ１を搭載する場合と
比較して、ダイパッド２ａの曲げ加工量（オフセット
量）を低減することができる。
【００８８】その結果、半導体チップ１をダイパッド２
ａの上側に配置させかつＬＯＣ用の金型設備を用いて半
導体装置を製造する場合より、リードフレーム２の製造
性を向上できる。
ａの上側に配置させかつＬＯＣ用の金型設備を用いて半
導体装置を製造する場合より、リードフレーム２の製造
性を向上できる。
【００８９】また、リードフレーム２のダイパッド２ａ
が、半導体チップ１を搭載した際の半導体チップ１の主
面１ａの方向に曲げ形成（タブ上げ加工ともいう）され
ていることにより、ダイパッド２ａの下側に半導体チッ
プ１を搭載した場合でも、ダイパッド２ａの下側（半導
体チップ１の下側）と上側とで、樹脂封止の際の封止樹
脂の流れのバランスをほぼ同じにすることができる。
が、半導体チップ１を搭載した際の半導体チップ１の主
面１ａの方向に曲げ形成（タブ上げ加工ともいう）され
ていることにより、ダイパッド２ａの下側に半導体チッ
プ１を搭載した場合でも、ダイパッド２ａの下側（半導
体チップ１の下側）と上側とで、樹脂封止の際の封止樹
脂の流れのバランスをほぼ同じにすることができる。
【００９０】これにより、ＬＯＣ用の金型設備を用いて
ダイパッド２ａ構造のＴＳＯＰの樹脂封止を行う際にも
その封止性を向上できる。
ダイパッド２ａ構造のＴＳＯＰの樹脂封止を行う際にも
その封止性を向上できる。
【００９１】また、リードフレーム２のインナリード２
ｂが、ダイパッド２ａに半導体チップ１を搭載した際の
半導体チップ１の主面１ａの方向に曲げ形成されている
ことにより、ダイパッド２ａ構造でかつダイパッド２ａ
の下側に半導体チップ１を配置させた際にも、半導体チ
ップ１の表面電極１ｃとインナリード２ｂとの高さの差
を少なくできる。
ｂが、ダイパッド２ａに半導体チップ１を搭載した際の
半導体チップ１の主面１ａの方向に曲げ形成されている
ことにより、ダイパッド２ａ構造でかつダイパッド２ａ
の下側に半導体チップ１を配置させた際にも、半導体チ
ップ１の表面電極１ｃとインナリード２ｂとの高さの差
を少なくできる。
【００９２】これにより、ダイパッド２ａ構造でかつダ
イパッド２ａの下側に半導体チップ１を配置させてワイ
ヤボンディングを行う際にも、そのボンディング性を低
下させることなく、半導体チップ１の表面電極１ｃとイ
ンナリード２ｂとを電気的に接続できる。
イパッド２ａの下側に半導体チップ１を配置させてワイ
ヤボンディングを行う際にも、そのボンディング性を低
下させることなく、半導体チップ１の表面電極１ｃとイ
ンナリード２ｂとを電気的に接続できる。
【００９３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００９４】例えば、前記実施の形態においては、リー
ドフレーム２のインナリード２ｂとダイパッド２ａとに
曲げ加工が行われている場合を説明した。両者に対する
この曲げ加工は行った方が好ましいが、必ずしも行うも
のではなく、また、何れか一方のみが行われていてもよ
い。
ドフレーム２のインナリード２ｂとダイパッド２ａとに
曲げ加工が行われている場合を説明した。両者に対する
この曲げ加工は行った方が好ましいが、必ずしも行うも
のではなく、また、何れか一方のみが行われていてもよ
い。
【００９５】また、前記実施の形態では、半導体装置が
ＴＳＯＰの場合について説明したが、前記半導体装置
は、ＴＳＯＰに限定されるものではなく、ダイパッド２
ａ構造のリードフレーム２を用いかつ樹脂封止形のもの
であれば、例えば、ＴＱＦＰ（Thin Quad Flat Packag
e) やＱＦＰ（Quad Flat Package)、または、ＳＯＰ（S
mall Outline Package)などの半導体装置であってもよ
い。
ＴＳＯＰの場合について説明したが、前記半導体装置
は、ＴＳＯＰに限定されるものではなく、ダイパッド２
ａ構造のリードフレーム２を用いかつ樹脂封止形のもの
であれば、例えば、ＴＱＦＰ（Thin Quad Flat Packag
e) やＱＦＰ（Quad Flat Package)、または、ＳＯＰ（S
mall Outline Package)などの半導体装置であってもよ
い。
【００９６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９７】（１）．アウタリードが封止部の外方にお
いて半導体チップの配置側に曲げ形成され、かつ封止部
において、ダイパッドを境界にしてこれより下側のチッ
プ側封止部を上側の非チップ側封止部より厚く形成する
ことにより、樹脂封止を行う際に、上型より下型の方が
厚い金型設備を用いることが可能になる。その結果、Ｌ
ＯＣ用の金型設備をそのまま用いて、ダイパッド構造の
半導体装置を製造することができる。
いて半導体チップの配置側に曲げ形成され、かつ封止部
において、ダイパッドを境界にしてこれより下側のチッ
プ側封止部を上側の非チップ側封止部より厚く形成する
ことにより、樹脂封止を行う際に、上型より下型の方が
厚い金型設備を用いることが可能になる。その結果、Ｌ
ＯＣ用の金型設備をそのまま用いて、ダイパッド構造の
半導体装置を製造することができる。
【００９８】（２）．前記（１）により、半導体装置の
内部構造の変化に伴って金型設備を準備する必要がなく
なり、半導体装置の原価低減を図ることができる。
内部構造の変化に伴って金型設備を準備する必要がなく
なり、半導体装置の原価低減を図ることができる。
【００９９】（３）．ＬＯＣ用の金型設備を用いてダイ
パッド構造の半導体装置の樹脂封止を行う際に、半導体
チップの主面をアウタリードの実装面側に向けてダイパ
ッドに搭載しかつダイパッドの下側のチップ側封止部を
上側の非チップ側封止部より厚く形成することにより、
樹脂封止の際のレジンバランスをダイパッド構造用の金
型設備を用いた場合と同一にすることができる。これに
より、ＬＯＣ用の金型設備を用いてダイパッド構造の半
導体装置の樹脂封止を行った場合でもレジンバランスを
低下させることなく半導体装置を製造することができ
る。
パッド構造の半導体装置の樹脂封止を行う際に、半導体
チップの主面をアウタリードの実装面側に向けてダイパ
ッドに搭載しかつダイパッドの下側のチップ側封止部を
上側の非チップ側封止部より厚く形成することにより、
樹脂封止の際のレジンバランスをダイパッド構造用の金
型設備を用いた場合と同一にすることができる。これに
より、ＬＯＣ用の金型設備を用いてダイパッド構造の半
導体装置の樹脂封止を行った場合でもレジンバランスを
低下させることなく半導体装置を製造することができ
る。
【０１００】（４）．半導体チップの主面をアウタリー
ドの実装面側に向けてダイパッドに搭載しかつダイパッ
ドの下側のチップ側封止部をその上側の非チップ側封止
部より厚く形成することにより、ダイパッド構造の半導
体装置においても、ＬＯＣと同様にアウタリードを長く
形成することができる。その結果、ダイパッド構造の半
導体装置においても、これをプリント配線基板などの実
装基板に実装する際のはんだ実装性を向上させることが
できる。
ドの実装面側に向けてダイパッドに搭載しかつダイパッ
ドの下側のチップ側封止部をその上側の非チップ側封止
部より厚く形成することにより、ダイパッド構造の半導
体装置においても、ＬＯＣと同様にアウタリードを長く
形成することができる。その結果、ダイパッド構造の半
導体装置においても、これをプリント配線基板などの実
装基板に実装する際のはんだ実装性を向上させることが
できる。
【０１０１】（５）．ＬＯＣ構造の半導体装置をダイパ
ッド構造として製造できることにより、リードフレーム
についてもダイパッド構造とすることができる。リード
フレームのコストとしてもＬＯＣ構造よりダイパッド構
造の方が安いため、半導体装置のコストを低減できる。
ッド構造として製造できることにより、リードフレーム
についてもダイパッド構造とすることができる。リード
フレームのコストとしてもＬＯＣ構造よりダイパッド構
造の方が安いため、半導体装置のコストを低減できる。
【０１０２】（６）．ダイパッドの下側に半導体チップ
を配置させ、かつ半導体チップの主面をアウタリードの
実装面側に向けてダイパッドに搭載することにより、Ｌ
ＯＣ用の金型設備を用いてダイパッドの上側に半導体チ
ップを搭載する場合と比較して、ダイパッドの曲げ加工
量を低減することができる。その結果、半導体チップを
ダイパッドの上側に配置させかつＬＯＣ用の金型設備を
用いて半導体装置を製造する場合より、リードフレーム
の製造性を向上できる。
を配置させ、かつ半導体チップの主面をアウタリードの
実装面側に向けてダイパッドに搭載することにより、Ｌ
ＯＣ用の金型設備を用いてダイパッドの上側に半導体チ
ップを搭載する場合と比較して、ダイパッドの曲げ加工
量を低減することができる。その結果、半導体チップを
ダイパッドの上側に配置させかつＬＯＣ用の金型設備を
用いて半導体装置を製造する場合より、リードフレーム
の製造性を向上できる。
【図１】（ａ),（ｂ）は本発明によるリードフレームの
構造の実施の形態の一例を示す図であり、（ａ）はその
部分平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す部分断
面図である。
構造の実施の形態の一例を示す図であり、（ａ）はその
部分平面図、（ｂ）は（ａ）のＡ−Ａ断面を示す部分断
面図である。
【図２】本発明による半導体装置の構造の実施の形態の
一例を示す断面図である。
一例を示す断面図である。
【図３】（ａ),（ｂ）は本発明のリードフレームを製造
する際に用いるプレス金型の構造の一例を示す図であ
り、（ａ）はダイパッド加工部の部分断面図、（ｂ）は
インナリード加工部の部分断面図である。
する際に用いるプレス金型の構造の一例を示す図であ
り、（ａ）はダイパッド加工部の部分断面図、（ｂ）は
インナリード加工部の部分断面図である。
【図４】本発明の半導体装置の製造方法におけるダイボ
ンディングの実施の形態の一例を示す部分断面図であ
る。
ンディングの実施の形態の一例を示す部分断面図であ
る。
【図５】（ａ),（ｂ）は本発明の半導体装置の製造方法
におけるワイヤボンディングの実施の形態の一例を示す
図であり、（ａ）は部分平面図、（ｂ）は部分断面図で
ある。
におけるワイヤボンディングの実施の形態の一例を示す
図であり、（ａ）は部分平面図、（ｂ）は部分断面図で
ある。
【図６】本発明の半導体装置の製造方法におけるワイヤ
ボンディング後のリードフレームの構造の実施の形態の
一例を示す部分平面図である。
ボンディング後のリードフレームの構造の実施の形態の
一例を示す部分平面図である。
【図７】本発明の半導体装置の製造方法における樹脂封
止時の金型の構造の実施の形態の一例を示す部分断面図
である。
止時の金型の構造の実施の形態の一例を示す部分断面図
である。
【図８】本発明の半導体装置の製造方法における樹脂封
止後の封止部内の構造の一例を透過して示す部分平面図
である。
止後の封止部内の構造の一例を透過して示す部分平面図
である。
１ 半導体チップ １ａ 主面 １ｂ 裏面 １ｃ 表面電極 ２ リードフレーム ２ａ ダイパッド ２ｂ インナリード ２ｃ アウタリード ２ｄ 吊りリード ２ｅ ダムバー ２ｆ 内枠部 ２ｇ 外枠部 ２ｈ 単位フレーム部 ２ｉ 実装面側 ２ｊ 半導体チップ配置側 ３ ボンディングワイヤ（導通部材） ４ 封止部 ４ａ チップ側封止部 ４ｂ 非チップ側封止部 ５ 接合材 ６ プレス金型 ７ ヒートブロック ８ 加圧ブロック ９ ヒートステージ ９ａ 突出支持部 ９ｂ 押さえ支持部 １０ 封止金型 １０ａ 上型 １０ｂ 下型 １０ｃ キャビティ底面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 正親 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 和田 環 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (8)
- 【請求項１】 半導体チップを搭載するダイパッドを有
したリードフレームであって、前記ダイパッドが、前記
半導体チップを搭載した際の前記半導体チップの主面の
方向に曲げ形成されていることを特徴とするリードフレ
ーム。 - 【請求項２】 半導体チップを搭載するダイパッドと、
前記半導体チップの表面電極に対応して配置された複数
のインナリードとを有したリードフレームであって、前
記インナリードが、前記ダイパッドに前記半導体チップ
を搭載した際の前記半導体チップの主面の方向に曲げ形
成されていることを特徴とするリードフレーム。 - 【請求項３】 請求項２記載のリードフレームであっ
て、前記ダイパッドが、前記半導体チップを搭載した際
の前記半導体チップの主面の方向に曲げ形成されている
ことを特徴とするリードフレーム。 - 【請求項４】 樹脂封止形の半導体装置であって、 半導体チップを搭載するダイパッドと、 前記半導体チップの表面電極に対応して配置され、かつ
前記半導体チップの表面電極と導通部材を介して電気的
に接続された複数のインナリードと、 前記半導体チップおよび前記導通部材を封止して形成さ
れた封止部と、 前記封止部の外方において半導体チップ配置側に曲げ形
成された複数のアウタリードとを有し、 前記半導体チップがその主面を前記アウタリードの実装
面側に向けて前記ダイパッドに搭載され、かつ前記封止
部において、前記ダイパッドを境界にしてこれより前記
半導体チップ配置側に形成されたチップ側封止部が、前
記ダイパッドを境界にして前記チップ側封止部の反対側
に形成された非チップ側封止部より厚く形成されている
ことを特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置であって、前
記ダイパッドが前記半導体チップの主面の方向に曲げ形
成されていることを特徴とする半導体装置。 - 【請求項６】 請求項４または５記載の半導体装置であ
って、前記インナリードが前記半導体チップの主面の方
向に曲げ形成されていることを特徴とする半導体装置。 - 【請求項７】 樹脂封止を行う半導体装置の製造方法で
あって、 半導体チップを搭載するダイパッドと前記半導体チップ
の表面電極に対応して配置された複数のインナリードと
を有したリードフレームを準備する工程と、 前記半導体チップの主面と反対側の面を前記ダイパッド
に接合して前記ダイパッドに前記半導体チップを搭載す
る工程と、 前記半導体チップの表面電極と前記リードフレームのイ
ンナリードとを導通部材によって電気的に接続する工程
と、 前記ダイパッドを境界にしてこのダイパッドより半導体
チップ配置側に形成するチップ側封止部が、前記チップ
側封止部の反対側に形成する非チップ側封止部より厚く
なるように、かつ前記半導体チップの主面を下型のキャ
ビティ底面側に向けた状態で前記半導体チップおよび前
記導通部材を樹脂封止する工程と、 前記リードフレームから、封止部とこれの外方に突出し
たアウタリードとを分離するとともに、前記アウタリー
ドを前記半導体チップ配置側に曲げ形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法で
あって、前記リードフレームを準備する際に、前記イン
ナリードが、前記ダイパッドに前記半導体チップを搭載
した際の前記半導体チップの主面の方向に曲げ形成され
た前記リードフレームを準備し、かつ前記半導体チップ
の表面電極と前記インナリードとを電気的に接続する際
に、前記インナリードの先端付近をダイパッド側から支
持するとともに前記インナリードの根元付近を前記ダイ
パッド側と反対側から押さえ付けてワイヤボンディング
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21723597A JPH1168015A (ja) | 1997-08-12 | 1997-08-12 | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21723597A JPH1168015A (ja) | 1997-08-12 | 1997-08-12 | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168015A true JPH1168015A (ja) | 1999-03-09 |
Family
ID=16700977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21723597A Withdrawn JPH1168015A (ja) | 1997-08-12 | 1997-08-12 | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168015A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022515B2 (en) * | 2007-04-27 | 2011-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2016004887A (ja) * | 2014-06-17 | 2016-01-12 | Ｓｈマテリアル株式会社 | リードフレーム、およびリードフレームの製造方法 |
-
1997
- 1997-08-12 JP JP21723597A patent/JPH1168015A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022515B2 (en) * | 2007-04-27 | 2011-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2016004887A (ja) * | 2014-06-17 | 2016-01-12 | Ｓｈマテリアル株式会社 | リードフレーム、およびリードフレームの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940007757Y1 (ko) | 반도체 패키지 | |
| US6459148B1 (en) | QFN semiconductor package | |
| US5789803A (en) | Semiconductor package | |
| JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
| JP2972096B2 (ja) | 樹脂封止型半導体装置 | |
| JP2001313363A (ja) | 樹脂封止型半導体装置 | |
| WO2001003186A9 (en) | Semiconductor device, method of manufacturing the same, and structure for mounting semiconductor device | |
| JPWO2004004005A1 (ja) | 半導体装置およびその製造方法 | |
| JP2005191342A (ja) | 半導体装置およびその製造方法 | |
| JP3072291B1 (ja) | リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JP4547086B2 (ja) | 半導体装置 | |
| JPH1168015A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
| JPH11297917A (ja) | 半導体装置及びその製造方法 | |
| JP3036339B2 (ja) | 半導体装置 | |
| JP2001185567A (ja) | 半導体装置およびその製造方法 | |
| JP2001267484A (ja) | 半導体装置およびその製造方法 | |
| JP2001177007A (ja) | 半導体装置及びその製造方法 | |
| JP3134445B2 (ja) | 樹脂封止型半導体装置 | |
| JPH11145369A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
| JP2005311099A (ja) | 半導体装置及びその製造方法 | |
| JPH08279575A (ja) | 半導体パッケージ | |
| US20240297147A1 (en) | Hybrid multi-die qfp-qfn package | |
| JP3406147B2 (ja) | 半導体装置 | |
| JP4651218B2 (ja) | 半導体装置の製造方法 | |
| JP3195515B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |