JP3420057B2 - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

Info

Publication number
JP3420057B2
JP3420057B2 JP11860798A JP11860798A JP3420057B2 JP 3420057 B2 JP3420057 B2 JP 3420057B2 JP 11860798 A JP11860798 A JP 11860798A JP 11860798 A JP11860798 A JP 11860798A JP 3420057 B2 JP3420057 B2 JP 3420057B2
Authority
JP
Japan
Prior art keywords
resin
die pad
semiconductor element
semiconductor device
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP11860798A
Other languages
English (en)
Other versions
JPH11312706A (ja
Inventor
浩由樹 小園
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11860798A priority Critical patent/JP3420057B2/ja
Priority to TW088105614A priority patent/TW425644B/zh
Priority to US09/300,393 priority patent/US6177718B1/en
Priority to KR1019990015162A priority patent/KR100294719B1/ko
Publication of JPH11312706A publication Critical patent/JPH11312706A/ja
Application granted granted Critical
Publication of JP3420057B2 publication Critical patent/JP3420057B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85411—Tin (Sn) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置に関するものである。
【０００２】
【従来の技術】樹脂封止型半導体装置は、安価であり、
量産性に優れているので多くの分野で利用されている。
この半導体装置は、リードフレームを部材として用いて
いる。リードフレームは、銅や銅合金、鉄−ニッケル合
金（Ｆｅ−４２Ｎｉ）などの金属薄板をエッチング加工
やプレス加工により整形し表面をメッキして形成され
る。リードフレームは、半導体素子もしくは半導体チッ
プを搭載する少なくとも１つのダイパッドがあり、これ
を中心にダイパッドを支持する吊りピン、複数のインナ
ーリード及びこのインナーリードに連続的に接続された
アウターリードが配置され、これらを周辺部に配置され
たフレーム部が支持している。インナーリードの先端
は、ダイパッドに対向配置されている。リードフレーム
は、通常ダイパッドとその周辺のインナーリード、アウ
ターリード等を１単位として複数単位を含む帯状体から
構成されている。また、半導体素子を取り付けるダイパ
ッドやボンディングワイヤを取り付けるインナーリード
先端のボンディング部には接続の信頼性向上などを図る
ために金や錫などのメッキが施されている。
【０００３】図２１及び図２２は、従来の樹脂封止型半
導体装置の平面図及び透視側面図である。図２１の樹脂
封止型半導体装置の１側面から見た透視側面図が図２２
である。樹脂封止型半導体装置には、フレームや支持リ
ード、ダムなどを取り除いてリードフレームが利用され
ている。リードフレームを整形するに際して、通常イン
ナーリードは、加工せず、この従来例ではダイパッド１
３０がデプレスされており、この部分がリードフレーム
の面、すなわち、複数のインナーリード１４０が構成す
る面より下に配置形成されている。このダイパッド１３
０の素子搭載面に半導体素子１１０が銀ペーストなどを
材料とする導電性接着剤１２０により接着されている。
半導体素子１１０主面には複数のアルミニウム（Ａｌ）
などからなる接続パッドもしくは接続電極１５０が形成
されている。接続電極１５０は、半導体素子１１０の内
部に形成された半導体集積回路などに電気的に接続され
ている。半導体素子１１０主面は、複数のインナーリー
ド１４０がなす面と同一平面を構成している。インナー
リード１４０と半導体素子１１０とはボンディングワイ
ヤ１５５により電気的に接続されている。半導体素子１
１０の接続電極１５０は、ボンディングワイヤ１５５ａ
によりインナーリード１４０と電気的に接続されてい
る。そして、この従来例では、ダイパッド１３０がボン
ディングワイヤ１５５ｂによりインナーリード１４０の
１つに電気的に接続されている。このインナーリード１
４０は、接地電位（ＧＮＤ）に接続されて半導体基板１
１０の裏面電位を安定化させている。
【０００４】この半導体素子を搭載したリードフレーム
は、リード部の一部を除いて樹脂封止される。すなわ
ち、半導体素子１１０、導電性接着剤１２０、ダイパッ
ド１３０、インナーリード１４０、接続電極１５０及び
吊りピン１８０が、例えば、エポキシ樹脂などからなる
樹脂封止体１７０により密閉される。インナーリード１
４０と繋がっているアウターリード１６０は、外部回路
と接続するので露出されている。アウターリード１６０
は、先端部分が回路基板（図示せず）に接続し易くする
ために曲げ加工されている。そして、この樹脂封止型半
導体装置を回路基板に取り付ける場合、図２２に示す樹
脂封止体の上面が半導体基板と対向するように配置され
る。アウターリード１６０の足が高いので樹脂封止体１
７０は、回路基板に接触しないで宙に浮いている状態に
なっている。また、吊りピン１８０は、リードフレーム
から半導体装置に利用されたあとは不要な部分であり、
樹脂封止体側面の角部中央部分において部分的に露出し
ている。
【０００５】
【発明が解決しようとする課題】このように、従来の樹
脂封止型半導体装置において、吊りピンは、樹脂封止体
側面からの角部中央部分において部分的露出している。
したがって、アウターリード先端の外部回路接続部の位
置とは高さが異なるので吊りピンを介して外部へ電位を
取り出すことは困難である。そこで、従来は、通常半導
体素子の裏面から直接電位を取り出すためにはダイパッ
ドからボンディングワイヤを介してインナーリード及び
インナーリードに続くアウターリードへ取り出してい
た。したがって、裏面からの抵抗が高くなり、その上、
本来信号線などに必要なインナーリードを電位取り出し
用に用いられてしまうのでアウターリードの本数も減ら
さなければならないという問題があった。また、通信機
器などの小形化に伴って半導体装置の小形化、薄形化を
図る必要があるのにリードフレームを樹脂封止体で被覆
しなければならず、また、アウターリードを樹脂封止体
の外へ突出させるので樹脂封止型半導体装置では、小形
化、薄形化を進めるには困難であった。本発明は、この
ような事情によりなされたものであり、リードフレーム
を用いながら小形化、薄形化を可能にした樹脂封止型半
導体装置を提供する。
【０００６】
【課題を解決するための手段】本発明は、樹脂封止型半
導体装置において、アウターリードを無くしてインナー
リードのみを用い、樹脂封止体の表面に露出する外部接
続端子をインナーリードの端部及びダイパッドを支持す
る吊りピンに設けると共に、外部接続端子部を除いたイ
ンナーリードと必要に応じてダイパッド及び吊りピンと
をデプレスして吊りピンの先端部分も外部接続端子に用
いることができるように構成したことを特徴としてい
る。つまり、吊りピンの少なくとも先端部分も樹脂封止
体の底面に露出するように樹脂封止されていることを特
徴としている。吊りピンの少なくとも先端部分も樹脂封
止体の底面に露出するように樹脂封止することにより、
吊りピンをリードとして用いることができるので、ピン
数が増大しても実装面積の増加はなく、また半導体素子
の裏面電位をダイパッドから吊りピンを介して取り出せ
ることができる。またアウターリードが無く直接インナ
ーリードから外部接続端子に続くのでリードフレームを
用いながら小形化を進めることができれる。またインナ
ーリードの外部接続端子と吊りピンの外部接続端子とを
同一平面とすることにより一括リフローで回路基板に接
続することができる。また本発明は、インナーリードの
デプレス加工を加えるだけで従来の工程と殆ど変わらな
い製造工程により樹脂封止型半導体装置を得ることがで
きる。
【０００７】即ち、本発明の樹脂封止型半導体装置は、
半導体素子と、前記半導体素子が搭載された矩形状のダ
イパッドと、一端が前記ダイパッドの各角部に接続され
た複数の吊りピンと、一端が前記ダイパッドの各辺に所
定の距離をおいて対向配置され前記半導体素子の内部回
路と電気的に接続された複数のインナーリードと、前記
半導体素子、前記ダイパッド、前記吊りピン及び前記イ
ンナーリードを樹脂封止する樹脂封止体とを備え、前記
吊りピン及び前記インナーリードの他端は、前記樹脂封
止体の底面と同一平面を構成するように前記樹脂封止体
から露出しており、且つ前記ダイパッドの底面が前記樹
脂封止体の上面から露出していることを特徴としてい
る。前記インナーリードは前記他端部分を除いてデプレ
スされていても良い。ダイパッドが樹脂封止体から露出
しているので放熱性が向上する。
【０００８】又、本発明の樹脂封止型半導体装置は、半
導体素子と、前記半導体素子が搭載された矩形状のダイ
パッドと、一端が前記ダイパッドの各角部に接続された
複数の吊りピンと、一端が前記ダイパッドの各辺に所定
の距離をおいて対向配置され前記半導体素子の内部回路
と電気的に接続された複数のインナーリードと、前記半
導体素子、前記ダイパッド、前記吊りピン及び前記イン
ナーリードを樹脂封止する樹脂封止体とを備え、前記イ
ンナーリードは前記他端部分を除いてデプレスされてお
り、前記インナーリード及び吊りピンの他端部分は、前
記樹脂封止体から露出し、前記ダイパットの底面及び前
記吊りピンは、これら他端部分とともに前記樹脂封止体
の底面から露出しており、且つこれら他端部分と前記ダ
イパッドと前記吊りピンとは前記樹脂封止体の底面と同
一平面を構成していることを特徴としている。
【０００９】
【００１０】
【００１１】
【００１２】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態を説明する。まず、図１乃至図７を参照しな
がら発明の実施の形態を説明するための参考例を説明す
る。図１は、樹脂封止型半導体装置の平面図、図２は、
図１の樹脂封止型半導体装置の１側面から見た透視側面
図、図３は、図２の樹脂封止型半導体装置を搭載した回
路基板の断面図、図４は、図１の樹脂封止型半導体装置
を用いたリードフレームの断面図、図５は、図４のＡ−
Ａ′線及びＢ−Ｂ′線に沿う部分の断面図、図６は、樹
脂封止型半導体装置の樹脂封止体を成形するモールド成
形装置の断面図及び図７は、樹脂封止型半導体装置の製
造工程を説明するフローチャートである。図４及び図５
に示すように本発明の樹脂封止型半導体装置に用いるリ
ードフレーム３０は、従来と同じ様にリード部やダイパ
ッドなどの使用部分を支持するフレーム３１や支持リー
ド３２などの支持部を有しており、これら使用部分と支
持部とはダム３３で仕切られている。リードフレーム３
０のほぼ中央には半導体素子が搭載されるダイパッド３
が配置されている。この実施例のダイパッド３はほぼ正
方形であるが、本発明では、この形状に限るものでなく
長方形を含む矩形でも良く、また他の形状でも構わな
い。ダイパッド３の４角には吊りピン８の１端が接続さ
れており、吊りピン８の他端はフレーム３１に接続され
て吊りピン８がダイパッド３を支持するようになってい
る。インナーリード４の一方の先端はダイパッド３の各
辺に向かっており、他端は外部接続端子６に連続的に接
続されている。外部接続端子６は、支持リード３２に接
続され支持されている。
【００１３】図４に示すリードフレームのインナーリー
ド数（３６本）は、実際に製品として使用される半導体
素子が有するインナーリード数とは異なっているが、こ
れは説明を容易にするためにリードフレームをデフォル
メして表現したもので実質的な内容は変わっていない。
リードフレームの形状についても同様であり、また図１
のインナーリード数も図４のものとは異なっているが同
じ様に実質的な内容は変わっていない。このリードフレ
ーム３０は、ダイパッド３とインナーリード４とがそれ
ぞれデプレスされている。ダイパッド３は深く、インナ
ーリード４はそれより浅くデプレスされている。後述の
ように、ダイパッド３が構成する面とインナーリード４
が構成する面は段差が有り、その差は、ダイパッド３に
搭載される半導体素子と実質的に同じ長さである。ま
た、支持リード３２とインナーリード４との間には、外
部接続端子６が形成されている。そして、この実施例で
は、吊りピン８も電位を取り出すリードとして利用する
ので、ダイパッド３と接続されていない吊りピン８の他
端とフレーム３１との間にも外部接続端子６ａが形成さ
れている。これら外部接続端子６、６ａは、デプレスさ
れないので、フレーム３１、支持リード３２、ダム３３
等とともに同一の平面を形成する。このリードフレーム
３０を用いて図１、図２に示す樹脂封止型半導体装置が
形成される。
【００１４】ダイパッド３及びインナーリード４は、そ
れぞれ別な工程でデプレス加工されており、この部分が
リードフレームの面、すなわち、外部接続端子６が構成
する面より下に配置形成されている。このダイパッド３
の素子搭載面に半導体素子１が銀ペーストなどを材料と
する導電性接着剤２により接着されている。半導体素子
１主面には複数のアルミニウム（Ａｌ）などからなる接
続パッドもしくは接続電極５が形成されている。接続電
極５は、半導体素子１の内部に形成された半導体集積回
路などに電気的に接続されている。半導体素子１主面
は、複数のインナーリード４がなす面と同一平面を構成
している。インナーリード４と半導体素子１の接続電極
５とはアルミニウムや金などのボンディングワイヤ１０
により電気的に接続されている。吊りピン８には外部接
続端子６ａが形成されており、この吊りピン８は、接地
電位（ＧＮＤ）に接続されて半導体基板１の裏面電位を
安定化させている。図１に示すように、この半導体素子
を搭載したリードフレームは、リード部の一部を除いて
樹脂封止される。すなわち、半導体素子１、導電性接着
剤２、ダイパッド３、インナーリード４、半導体素子主
面に形成された接続電極５及び吊りピン８などが、例え
ば、エポキシ樹脂などからなる樹脂封止体７により封止
される。外部接続端子６、６ａは、樹脂封止体７から露
出しており、その底面９と同一平面を形成する。樹脂封
止体７は、例えば、トランスファモールド法により形成
される。樹脂封止体７の底面９に露出する外部接続端子
６、６ａは、底面９の各辺に沿って複数個（図１では、
例えば、８個）配置形成され、また各角部にも形成され
ている。
【００１５】図３は、上記樹脂封止型半導体装置を回路
基板に搭載したときの断面図である。回路基板２０は、
プリント基板やエポキシ樹脂を含浸させたガラス繊維の
積層板から構成されている。回路基板２０上には、所定
のパターンを有するアルミニウム、銅もしくはこれらの
各合金などから構成された回路配線２１が形成されてい
る。この回路配線２１に上記樹脂封止体７の底面９に露
出する外部接続端子６、６ａを載置し、半田リフローな
どの方法により接続する。次に、図６及び図７を参照し
て樹脂封止型半導体装置の製造方法を説明する。図７に
示すフローチャートは、半導体素子及びリードフレーム
をそれぞれ形成しリードフレームに半導体素子を搭載す
る以降の工程を進めるものである。半導体素子作成工程
では、まず半導体ウェーハを用意し、これを処理して半
導体ウェーハ内部に半導体集積回路を形成する（プロー
ビング工程）。この半導体ウェーハを半導体素子領域毎
に切断して複数の半導体素子（すなわち半導体チップ）
を形成する（ダイシング工程）。一方、銅、銅合金、Ｆ
ｅ−４２Ｎｉなどのリードフレーム用素材を用意し、所
定形状にフォトレジストを形成する（フォトパターン工
程）。これをマスクにしてエッチングを行い、所定形状
のリードフレームを形成する（エッチング工程）。この
リードフレームのインナーリード部分もしくはインナー
リード部分とダイパッド部分をデプレスしてこれらの部
分にデプレスしないフレーム部分と段差を設けるように
する（プレス（Ａ）工程）。
【００１６】この様にしてリードフレームは、半導体素
子を搭載できる状態に加工されるが、エッチング処理を
しないでプレス工程のみで加工することができる。即ち
リードフレーム用素材を打ち抜き加工し、さらにリード
フレームのインナーリード部分もしくはインナーリード
部分とダイパッド部分をデプレスしてこれらの部分にデ
プレスしないフレーム部分と段差を設けるようにする
（プレス（Ｂ）工程）。次に、リードフレームを適宜デ
プレスしてから所定のボンディング領域に錫などのメッ
キを施す（メッキ工程）。次に、半導体素子をダイパッ
ドの素子搭載面に導電性接着剤で接合する（ダイボンデ
ィング工程）。半導体素子をダイパッドに搭載してから
ボンディングワイヤでインナーリードと半導体素子の接
続電極とを接続する（ワイヤボンディング工程）。
【００１７】次に、半導体素子及びこれに附随する部品
を樹脂封止体で封止する。図６は、そのためのモールド
金型である。この実施例では、このモールド金型２２を
用いてトランスファモールド法により樹脂封止体が形成
される。モールド金型２２は、上型２３及び下型２４を
備え、上型２３及び下型２４によって形成された樹脂が
充填されるキャビティ２５が設けられている。上型２３
及び下型２４が型締めされてから、エポキシ樹脂などか
ら構成された流動樹脂をゲート（図示せず）を通してキ
ャビティ２５内に充填させる。キャビティ２５の側面は
樹脂を取り出し安くするために幾分傾斜している。リー
ドフレーム３０に設けられているダム３３は、流動樹脂
の流出を防止する役割を有している（モールド工程）。
トランスファモールドが終り半導体素子が収まった樹脂
封止体をモールド金型より取り出してから、リードフレ
ームのタイバーカットを行う（タイバーカット工程）。
次に、樹脂封止体から露出している金属部分にメッキを
施し（メッキ工程）、さらに樹脂封止体から突出してい
るリードフレームをカッティング除去して外装処理を施
して（リードカット工程）、図１、図２に示す樹脂封止
型半導体装置を得る。
【００１８】吊りピンの少なくとも先端部分も樹脂封止
体の底面に露出するように樹脂封止することにより吊り
ピンをリードとして用いることができるので、実装面積
を広くすること無くピン数を増やすことが可能になる。
また半導体素子の裏面電位をダイパッドから吊りピンを
介して取り出せることができる。外部接続端子と吊りピ
ンとを同一平面とすることにより一括リフローで回路基
板に接続することができる。また本発明は、インナーリ
ードのデプレス加工を加えるだけで従来の工程と殆ど変
わらない製造工程で樹脂封止型半導体装置を得ることが
できる。この実施例では、吊りピンが裏面電位を取り出
すリードとして利用されているが、ダイパッドから基板
裏面を通ってその表面もしくは内部を通り、主面の表面
領域に形成された集積回路に至る導電路を形成しておけ
ば、吊りピンは信号線として用いることができる。従来
のフリップチップ型の半導体装置としてＢＧＡ(Ball Gr
id Array) は、基板上に形成されているので、高々１．
４ｍｍの厚さが限度であるが、この例では、厚さを０．
８ｍｍにまですることができる。
【００１９】次に、図８、図９、図１２及び図１３を参
照して第１の実施例を説明する。図８は、樹脂封止型半
導体装置の平面図、図９は、図８の樹脂封止型半導体装
置の１側面から見た透視側面図、図２は、半導体素子を
搭載した回路基板の部分透視斜視図、図１３は、半導体
素子の部分透視斜視図である。ダイパッド２０３及びイ
ンナーリード２０４は、それぞれ別な工程でデプレス加
工されており、この部分がリードフレームの面、すなわ
ち、外部接続端子２０６が構成する面より下に配置形成
されている。このダイパッド２０３の素子搭載面に半導
体素子２０１が銀ペーストなどを材料とする導電性接着
剤２０２により接着されている。半導体素子２０１主面
には複数のアルミニウム（Ａｌ）などからなる接続パッ
ドもしくは接続電極２０５が形成されている。接続電極
２０５は、半導体素子２０１の内部に形成された半導体
集積回路などに電気的に接続されている。半導体素子２
０１主面は、複数のインナーリード２０４がなす面と同
一平面を構成している。インナーリード２０４と半導体
素子２０１の接続電極２０５とはアルミニウムや金など
のボンディングワイヤ２１０により電気的に接続されて
いる。
【００２０】この実施例では、吊りピン２０８に外部接
続端子２０６ａが形成されており、この吊りピン２０８
は、接地電位（ＧＮＤ）に接続されて半導体基板２０１
の裏面電位を安定化させている。図９に示すように、こ
の半導体素子を搭載したリードフレームは、リード部の
一部を除いて樹脂封止される。すなわち、半導体素子２
０１、導電性接着剤２０２、ダイパッド２０３、インナ
ーリード２０４、半導体素子主面に形成された接続電極
２０５及び吊りピン２０８などが、例えば、エポキシ樹
脂などからなる樹脂封止体２０７により封止される。外
部接続端子２０６、２０６ａは、樹脂封止体２０７から
露出しており、その底面２０９と同一平面を形成する。
また、この実施例は、ダイパッド２０３の裏面が樹脂封
止体２０７の上面２１１から露出していることに特徴が
ある。樹脂封止体２０７は、例えば、トランスファモー
ルド法により形成される。樹脂封止体２０７の底面２０
９に露出する外部接続端子２０６、２０６ａは、底面９
の各辺に沿って複数個配置形成され、また各角部にも形
成されている。この実施例では、例えば、８個形成され
ているが、本発明は、この数に限定されるものではなく
半導体装置の高集積化に伴って増大する個数に対応する
ことができる。
【００２１】この実施例の半導体素子を回路基板に搭載
した例を図１２の斜視図に示す。回路基板２２０は、プ
リント基板やエポキシ樹脂を含浸させたガラス繊維の積
層板から構成されている。回路基板２２０上には、所定
のパターンを有するアルミニウム、銅もしくはこれらの
各合金などから構成された回路配線２２１が形成されて
いる。この回路配線２２１に上記樹脂封止体２０７の底
面９に露出する外部接続端子２０６、２０６ａを載置
し、半田リフローなどの方法により接続する。半導体素
子は、樹脂封止体２０７を有し、樹脂封止体２０７の底
面には外部接続端子２０６、２０６ａが形成されている
が、その側面にも外部接続端子が底面の外部接続端子に
連続して形成されている。図１２に示されているように
回路基板２２０の回路配線２２１と前記側面の外部接続
端子２０６、２０６ａとは半田２１２により接続されて
おり、回路配線２２１と半導体素子との電気的接続を安
定にしている。図１３は、この実施例の半導体素子の樹
脂封止体を部分的に透視した斜視図である。インナーリ
ードの数が図８とは対応していないが、これは説明を容
易にするためにリードフレームをデフォルメして表現し
たもので実質的な内容は変わっていない。したがって図
８の半導体素子と図１３の半導体素子とは実質的に同じ
ものである。
【００２２】吊りピンの少なくとも先端部分も樹脂封止
体の底面に露出するように樹脂封止することにより、吊
りピンをリードとして用いることができるので、実装面
積を広くすること無くピン数を増やすことができる。ま
た、半導体素子の裏面電位をダイパッドから吊りピンを
介して取り出せることができる。外部接続端子と吊りピ
ンとを同一平面とすることにより一括リフローで回路基
板に接続することができる。また、本発明は、インナー
リードのデプレス加工を加えるだけで従来の工程と殆ど
変わらない製造工程で樹脂封止型半導体装置を得ること
ができる。従来のフリップチップ型の半導体装置として
ＢＧＡは、基板上に形成されているので、高々１．４ｍ
ｍの厚さが限度であるが、ダイパッドとこれを被覆する
部分の樹脂封止体の厚みを無くすことになるので、この
実施例では、厚さを０．８ｍｍより薄くできる。薄型化
を進める中でこのダイパッドとこれを被覆する部分の樹
脂封止体を薄くしていくと、ダイパッドと樹脂封止体の
界面に水分が集まり易くなる。この水分が水蒸気となっ
て急激に膨脹する現象が生じて樹脂封止体を破壊する傾
向が多くなるが、この部分の樹脂封止体を無くすことに
よりこの現象を無くすことができる。さらにダイパッド
表面が樹脂封止体から露出しているので放熱性が良く、
低熱抵抗となる。
【００２３】次に、図１０、図１１及び図１４を参照し
て第２の実施例を説明する。図１０は、樹脂封止型半導
体装置の平面図、図１１は、図１０の樹脂封止型半導体
装置の１側面からみた透視側面図、図１４は、半導体素
子の部分透視斜視図である。インナーリード３０４は、
デプレス加工されており、この部分がリードフレームの
面、すなわち、外部接続端子３０６が構成する面より上
に配置形成されている。ダイパッド３０３の素子搭載面
に半導体素子３０１が銀ペーストなどを材料とする導電
性接着剤３０２により接着されている。半導体素子３０
１主面には複数のアルミニウム（Ａｌ）などからなる接
続パッドもしくは接続電極３０５が形成されている。接
続電極３０５は、半導体素子３０１の内部に形成された
半導体集積回路などに電気的に接続されている。半導体
素子３０１主面は、複数のインナーリード３０４がなす
面と実質的に同一平面を構成している。インナーリード
３０４と半導体素子３０１の接続電極３０５とはアルミ
ニウムや金などのボンディングワイヤ３１０により電気
的に接続されている。
【００２４】吊りピン３０８に外部接続端子３０６ａが
形成されており、この吊りピン３０８は、接地電位（Ｇ
ＮＤ）に接続されて半導体基板３０１の裏面電位を安定
化させている。図１１に示すように、この半導体素子を
搭載したリードフレームは、リード部の一部を除いて樹
脂封止される。すなわち、半導体素子３０１、導電性接
着剤３０２、ダイパッド３０３、インナーリード３０
４、半導体素子主面に形成された接続電極３０５及び吊
りピン３０８などが、例えば、エポキシ樹脂などからな
る樹脂封止体３０７により封止される。しかし、外部接
続端子３０６、３０６ａは、樹脂封止体３０７から露出
しており、その底面３０９と同一平面を形成する。ま
た、この実施例は、ダイパッド３０３及び吊りピン３０
４の背面が樹脂封止体３０７の底面３０９から露出して
いることに特徴がある。樹脂封止体３０７は、例えば、
トランスファモールド法により形成される。樹脂封止体
３０７の底面３０９に露出する外部接続端子３０６、３
０６ａは、底面３０９の各辺に沿って複数個配置形成さ
れ、また各角部にも形成されている。この実施例では、
例えば、８個形成されているが、本発明は、この数に限
定されるものではなく半導体装置の高集積化に伴って増
大する個数に対応することができる。図１４は、樹脂封
止体３０９の内部を説明する半導体素子の斜視図であ
る。図１４は、この実施例の半導体素子の樹脂封止体を
部分的に透視した斜視図である。インナーリード数が図
１０とは対応していないが、これは説明を容易にするた
めにリードフレームをデフォルメして表現したもので実
質的な内容は変わっていない。したがって図１０の半導
体素子と図１４の半導体素子とは実質的に同じものであ
る。
【００２５】以上のように吊りピンの先端部分も外部接
続端子として用いるので、実装面積を広くすることなく
ピン数を増すことができる。また半導体素子の裏面電位
をダイパッドから吊りピンを介して取り出せることがで
きる。外部接続端子と吊りピンとを同一平面とすること
により一括リフローで回路基板に接続することができ
る。また、本発明は、インナーリードのデプレス加工を
加えるだけで従来の工程と殆ど変わらない製造工程で樹
脂封止型半導体装置を得ることができる。従来のフリッ
プチップ型の半導体装置としてＢＧＡは、基板上に形成
されているので、高々１．４ｍｍの厚さが限度である
が、ダイパッドとこれを被覆する部分の厚みを無くすこ
とになるので、この実施例では、厚さを０．８ｍｍより
薄くできる。また、ダイパッドをデプレスする必要が無
いので、プレス工程を簡略にすることができる。ダイパ
ッド及び吊りピンの背面は樹脂封止体から露出している
ので水分が水蒸気となって急激に膨脹する現象が生じて
樹脂封止体を破壊する現象がなく、放熱性が良く低熱抵
抗となっている。
【００２６】次に、図１５乃至図２０を参照して参考例
を説明する。図１５は、第１のリードフレームの平面
図、図１６は、第２のリードフレームの平面図、図１７
は、第１及び第２のリードフレームを重ね合わせたリー
ドフレームの平面図、図１８は、図１７のリードフレー
ムに半導体素子を搭載した状態の平面図、図１９は、図
１８のＡ−Ａ′線、Ｂ−Ｂ′線に沿う部分の断面図、図
２０は、図１９のリードフレームの半導体素子に樹脂封
止体を施した状態の断面図である。第１のリードフレー
ム４３０は、インナーリード４０４を支持する構成にな
っている。インナーリード４０４は、一端がフリーの状
態にあり、他端がフレーム４３１に支持されており、フ
レーム４３１に連続的に繋がり同じ平面をなしている部
分と、この部分に繋がり少しデプレスされた外部接続端
子部分と、この外部接続端子部分に繋がりこれよりさら
にデプレスされている前記一端に至る部分に別れている
（図１９（ｂ）参照）。第２のリードフレーム４３０′
は、ダイパッド４０３を吊りピン４０８で支持する構成
になっている。吊りピン４０８は、一端がフレームに支
持され、他端がダイパッド４０３の角部に接続されてお
り、フレーム４３１に連続的に繋がり同じ平面をなして
いる部分と、この部分に繋がりこれと同じ平面をなす外
部接続端子部分（４０６ａ）と、この外部接続端子部分
に繋がり、これよりデプレスされている上記した他端に
至る部分に別れている（図１９（ａ）参照）。
【００２７】この第１及び第２のリードフレーム４３
０、４３０′を重ねるとインナーリード４０４のフリー
な状態にある一端がダイパッド４０３の上に所定の間隔
で配置される構成になる（図１７）。これらリードフレ
ームを重ねる前にダイパッド４０３に半導体素子を搭載
し、その後リードフレーム４３０、４３０′を重ねる。
図１８に示されるように半導体素子４０１は、ダイパッ
ド４０３とインナーリード４０４の間に挿入された状態
であり、インナーリード４０４の一端が半導体素子４０
１の接続電極４０５の上に載置されている。インナーリ
ード４０４は、例えば、Ｃｕからなり、すくなくともボ
ンディング部を有する一端は、Ａｕなどのメッキ層４４
１が形成されている。半導体素子４０１の主面には接続
電極４０５が形成されており、接続電極４０５は、主面
を被覆する保護絶縁膜４１３に囲まれている。インナー
リード４０４と接続電極４０５とは、超音波加熱により
ボンディングされる（図１９（ｃ））。インナーリード
４０４と半導体素子４０１の接続電極４０５を接続して
からリードフレーム４３０、４３０′をモールド金型
（図示しない）に載置し、樹脂封止を行う。その後樹脂
封止体から露出しているリードフレームの不要部分をカ
ットして樹脂封止体４０７に被覆された半導体素子を形
成する（図２０）。
【００２８】以上のように吊りピンの先端部分も外部接
続端子４０６ａとして用いるので、実装面積を広くする
ことなくピン数を増すことができる。また半導体素子の
裏面電位をダイパッドから吊りピンを介して取り出せる
ことができる。外部接続端子と吊りピンとを同一平面と
することにより一括リフローで回路基板に接続すること
ができる。またインナーリードのデプレス加工を加える
だけで従来の工程と殆ど変わらない製造工程で樹脂封止
型半導体装置を得ることができる。さらにこの実施例で
はボンディングワイヤを用いないので樹脂封止体が薄く
でき、またインナーリードを半導体素子の上に配置され
るので小形化が可能になる。
【００２９】
【発明の効果】本発明は、以上のような構成により、吊
りピンの少なくとも先端部分も樹脂封止体の底面に露出
するように樹脂封止することにより、吊りピンを信号線
や電源線などのリードとして用いることができ、ピン数
が増大しても実装面積を増加させないでピン数を増大さ
せることができる。またインナリードに形成された外部
接続端子と吊りピンに形成された外部接続端子とを同一
平面とすることにより一括リフローで樹脂封止型半導体
装置を回路基板に接続することができる。さらにインナ
ーリードのデプレス加工を加えるだけで従来の工程と殆
ど変わらない製造工程により樹脂封止型半導体装置を得
ることができる。
【図面の簡単な説明】
【図１】参考例の樹脂封止型半導体装置の平面図。
【図２】図１の樹脂封止型半導体装置の１側面から見た
透視側面図。
【図３】図２の樹脂封止型半導体装置を搭載した回路基
板の断面図。
【図４】図１の樹脂封止型半導体装置を用いたリードフ
レームの平面図。
【図５】図４のＡ−Ａ′線、Ｂ−Ｂ′線に沿う部分の断
面図。
【図６】樹脂封止型半導体装置の樹脂封止体を成形する
モールド成形装置の断面図。
【図７】樹脂封止型半導体装置の製造工程を説明するフ
ローチャート。
【図８】第１の実施例の樹脂封止型半導体装置の平面
図。
【図９】第１の実施例の樹脂封止型半導体装置の透視側
面図。
【図１０】第２の実施例の樹脂封止型半導体装置の平面
図。
【図１１】第２の実施例の樹脂封止型半導体装置の透視
側面図。
【図１２】第１の実施例の半導体素子を搭載した回路基
板の斜視図。
【図１３】第１の実施例の樹脂封止体を部分的に透視し
た半導体素子の斜視図。
【図１４】第２の実施例の樹脂封止体を部分的に透視し
た半導体素子の斜視図。
【図１５】参考例の第１のリードフレームの平面図。
【図１６】参考例の第２のリードフレームの平面図。
【図１７】参考例の第１及び第２のリードフレームを重
ねた状態の平面図。
【図１８】図１７のリードフレームに半導体素子を搭載
した状態の平面図。
【図１９】図１８のＡ−Ａ′線及びＢ−Ｂ′線に沿う部
分の断面図、図１９（ｂ）に示すＣ領域の拡大断面図。
【図２０】図１８の半導体素子を樹脂封止した状態のＡ
−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図。
【図２１】従来の樹脂封止型半導体装置の平面図。
【図２２】従来の樹脂封止型半導体装置の透視側面図。
【符号の説明】
１、１１０、２０１、３０１、４０１・・・半導体素
子、２、１２０、２０２、３０２、４０２・・・導電性
接着剤、３、１３０、２０３、３０３、４０３・・・ダ
イパッド、４、１４０、２０４、３０４、４０４、・・
・インナリード、５、１５０、２０５、３０５、４０５
・・・接続電極、６、６ａ、２０６、３０６、４０６、
２０６ａ、３０６ａ、４０６ａ・・・外部接続端子、
７、１７０、２０７、３０７、４０７・・・樹脂封止
体、８、１８０、２０８、３０８、４０８・・・吊りピ
ン、９、２０９、３０９・・・樹脂封止体底面、１０、
１５５、１５５ａ、１５５ｂ、２１０、３１０・・・ボ
ンディングワイヤ、 １１、２１１・・・樹脂封止体
上面、２０、２２０・・・回路基板、２１、２２１・・
・回路配線、 ２２・・・モールド金型、２３・・・
上型、 ２４・・・下型、 ２５・・・キャビテ
ィ、３０、４３０、４３０′・・・リードフレーム、３
１、４３１、４３１′・・・フレーム、 ３２・・・
支持リード、３３・・・ダム、 １６０・・・アウター
リード、 ２１２・・・半田、４１３・・・保護絶縁
膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−50380（ＪＰ，Ａ) 特開 平８−83870（ＪＰ，Ａ) 特開 昭63−15453（ＪＰ，Ａ) 特開 平１−181552（ＪＰ，Ａ) 特開 平10−189830（ＪＰ，Ａ) 特開 平１−255259（ＪＰ，Ａ) 特開 平５−47954（ＪＰ，Ａ) 特開 平５−129473（ＪＰ，Ａ) 特開 平１−145842（ＪＰ，Ａ) 特開 平１−238128（ＪＰ，Ａ) 特開 平５−291483（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/50 H01L 21/60

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子と、 前記半導体素子が搭載された矩形状のダイパッドと、 一端が前記ダイパッドの各角部に接続された複数の吊り
    ピンと、 一端が前記ダイパッドの各辺に所定の距離をおいて対向
    配置され前記半導体素子の内部回路と電気的に接続され
    た複数のインナーリードと、 前記半導体素子、前記ダイパッド、前記吊りピン及び前
    記インナーリードを樹脂封止する樹脂封止体とを備え、 前記吊りピン及び前記インナーリードの他端は前記樹脂
    封止体の底面と同一平面を構成するように前記樹脂封止
    体から露出しており、且つ前記ダイパッドの底面が前記
    樹脂封止体の上面から露出していることを特徴とする樹
    脂封止型半導体装置。
  2. 【請求項２】 前記インナーリードは前記他端部分を除
    いてデプレスされていることを特徴とする請求項１に記
    載の樹脂封止型半導体装置。
  3. 【請求項３】 半導体素子と、 前記半導体素子が搭載された矩形状のダイパッドと、 一端が前記ダイパッドの各角部に接続された複数の吊り
    ピンと、 一端が前記ダイパッドの各辺に所定の距離をおいて対向
    配置され前記半導体素子の内部回路と電気的に接続され
    た複数のインナーリードと、 前記半導体素子、前記ダイパッド、前記吊りピン及び前
    記インナーリードを樹脂封止する樹脂封止体とを備え、 前記インナーリードは前記他端部分を除いてデプレスさ
    れており、前記インナーリード及び吊りピンの他端部分
    は、前記樹脂封止体から露出し、前記ダイパットの底面
    及び前記吊りピンは、これら他端部分とともに前記樹脂
    封止体の底面から露出しており、且つこれら他端部分と
    前記ダイパッドと前記吊りピンとは前記樹脂封止体の底
    面と同一平面を構成していることを特徴とする樹脂封止
    型半導体装置。
JP11860798A 1998-04-28 1998-04-28 樹脂封止型半導体装置 Expired - Fee Related JP3420057B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11860798A JP3420057B2 (ja) 1998-04-28 1998-04-28 樹脂封止型半導体装置
TW088105614A TW425644B (en) 1998-04-28 1999-04-08 Resin encapsulating semiconductor device and its manufacture, and lead frame
US09/300,393 US6177718B1 (en) 1998-04-28 1999-04-27 Resin-sealed semiconductor device
KR1019990015162A KR100294719B1 (ko) 1998-04-28 1999-04-28 수지밀봉형 반도체장치 및 그 제조방법, 리드프레임

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11860798A JP3420057B2 (ja) 1998-04-28 1998-04-28 樹脂封止型半導体装置

Publications (2)

Publication Number Publication Date
JPH11312706A JPH11312706A (ja) 1999-11-09
JP3420057B2 true JP3420057B2 (ja) 2003-06-23

Family

ID=14740756

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11860798A Expired - Fee Related JP3420057B2 (ja) 1998-04-28 1998-04-28 樹脂封止型半導体装置

Country Status (4)

Country Link
US (1) US6177718B1 (ja)
JP (1) JP3420057B2 (ja)
KR (1) KR100294719B1 (ja)
TW (1) TW425644B (ja)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR200309906Y1 (ko) * 1999-06-30 2003-04-14 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 리드프레임
US6420779B1 (en) * 1999-09-14 2002-07-16 St Assembly Test Services Ltd. Leadframe based chip scale package and method of producing the same
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7173336B2 (en) * 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
US6525405B1 (en) * 2000-03-30 2003-02-25 Alphatec Holding Company Limited Leadless semiconductor product packaging apparatus having a window lid and method for packaging
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6610924B1 (en) * 2000-07-25 2003-08-26 Advanced Semiconductor Engineering, Inc. Semiconductor package
US6611048B1 (en) * 2000-08-25 2003-08-26 Skyworks Solutions, Inc. Exposed paddle leadframe for semiconductor die packaging
TW525274B (en) * 2001-03-05 2003-03-21 Samsung Electronics Co Ltd Ultra thin semiconductor package having different thickness of die pad and leads, and method for manufacturing the same
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
DE10137956A1 (de) * 2001-08-07 2002-10-31 Infineon Technologies Ag Elektronisches Bauteil mit Halbleiterchip und Systemträger für mehrere elektronische Bauteile, sowie Verfahren zur Herstellung derselben
DE10144468A1 (de) * 2001-09-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit auf der Unterseite verteilten Außenkontakten
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
KR100819794B1 (ko) * 2002-04-02 2008-04-07 삼성테크윈 주식회사 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
JP3851845B2 (ja) * 2002-06-06 2006-11-29 株式会社ルネサステクノロジ 半導体装置
JP4111767B2 (ja) * 2002-07-26 2008-07-02 株式会社ルネサステクノロジ 半導体装置の製造方法および小型素子の電気特性検査方法
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US20040124508A1 (en) * 2002-11-27 2004-07-01 United Test And Assembly Test Center Ltd. High performance chip scale leadframe package and method of manufacturing the package
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
JP4624170B2 (ja) * 2005-04-25 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US8022512B2 (en) * 2006-02-28 2011-09-20 Unisem (Mauritus) Holdings Limited No lead package with heat spreader
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
JP5378643B2 (ja) * 2006-09-29 2013-12-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US20100126764A1 (en) * 2008-11-24 2010-05-27 Seagate Technology, Llc die ground lead
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
CN102097734A (zh) * 2009-12-14 2011-06-15 昆山均瑞电子科技有限公司 扁平式连接器端子的制作方法
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
JP6162643B2 (ja) * 2014-05-21 2017-07-12 三菱電機株式会社 半導体装置
JP1603175S (ja) * 2017-10-19 2018-05-07
US11569152B2 (en) * 2019-01-23 2023-01-31 Texas Instruments Incorporated Electronic device with lead pitch gap
JP7242342B2 (ja) * 2019-02-22 2023-03-20 三菱重工業株式会社 マルチチップモジュール、電子機器およびマルチチップモジュールの製造方法
US20210043466A1 (en) * 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4147889A (en) * 1978-02-28 1979-04-03 Amp Incorporated Chip carrier
US4234666A (en) * 1978-07-26 1980-11-18 Western Electric Company, Inc. Carrier tapes for semiconductor devices
GB8811698D0 (en) * 1988-05-18 1988-10-05 Dowty Defence & Air Systems Lt Hydraulic actuator system
US4994895A (en) * 1988-07-11 1991-02-19 Fujitsu Limited Hybrid integrated circuit package structure
US5281849A (en) * 1991-05-07 1994-01-25 Singh Deo Narendra N Semiconductor package with segmented lead frame
US5252783A (en) * 1992-02-10 1993-10-12 Motorola, Inc. Semiconductor package
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
US5585670A (en) * 1995-09-05 1996-12-17 Mitsubishi Electric Semiconductor Software Co. Semiconductor device package
FR2741191B1 (fr) * 1995-11-14 1998-01-09 Sgs Thomson Microelectronics Procede de fabrication d'un micromodule, notamment pour cartes a puces
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
JP3026426B2 (ja) * 1996-08-29 2000-03-27 沖電気工業株式会社 樹脂封止型半導体装置とその製造方法及びその金型構造
US5886397A (en) * 1996-09-05 1999-03-23 International Rectifier Corporation Crushable bead on lead finger side surface to improve moldability
JPH10116861A (ja) * 1996-10-09 1998-05-06 Texas Instr Japan Ltd キャリアテープ、及びキャリアテープ製造方法
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6072228A (en) * 1996-10-25 2000-06-06 Micron Technology, Inc. Multi-part lead frame with dissimilar materials and method of manufacturing
US5834837A (en) * 1997-01-03 1998-11-10 Lg Semicon Co., Ltd. Semiconductor package having leads with step-shaped dimples
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
JP2000133761A (ja) * 1998-08-20 2000-05-12 Fujitsu Ltd 半導体装置及びその製造方法
TW395038B (en) * 1998-11-20 2000-06-21 Walsin Advanced Electronics Lead frame

Also Published As

Publication number Publication date
TW425644B (en) 2001-03-11
KR100294719B1 (ko) 2001-07-12
US6177718B1 (en) 2001-01-23
KR19990083550A (ko) 1999-11-25
JPH11312706A (ja) 1999-11-09

Similar Documents

Publication Publication Date Title
JP3420057B2 (ja) 樹脂封止型半導体装置
US7919875B2 (en) Semiconductor device with recess portion over pad electrode
US7799611B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3521758B2 (ja) 半導体装置の製造方法
JP3526788B2 (ja) 半導体装置の製造方法
US6380048B1 (en) Die paddle enhancement for exposed pad in semiconductor packaging
KR100369393B1 (ko) 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US5953589A (en) Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same
JP3207738B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP3650001B2 (ja) 半導体装置およびその製造方法
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US7419855B1 (en) Apparatus and method for miniature semiconductor packages
CN209785926U (zh) 半导体器件
WO2004064144A2 (en) Semiconductor packaging with a partially prepatterned lead frame and method of manufacturing the same
JP2008160148A (ja) 電子パッケージの形成方法
JP2001313363A (ja) 樹脂封止型半導体装置
KR20050103234A (ko) 멀티-다이 반도체 패키지
CN212182312U (zh) 半导体封装件
JP2004349316A (ja) 半導体装置及びその製造方法
JP3072291B1 (ja) リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
JPH1197570A (ja) 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2000150705A (ja) 半導体装置およびその製造方法
JPH11297917A (ja) 半導体装置及びその製造方法
JP2003046053A (ja) 半導体装置およびその製造方法
JPH11260850A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080418

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090418

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100418

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100418

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110418

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees