KR20050103234A - 멀티-다이 반도체 패키지 - Google Patents

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KR20050103234A
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대 와이. 홍
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Abstract

멀티-다이 반도체 패키지(101)는 전기적 상호연결 프레임을 갖는다. 상위 집적된 회로 다이(103)는 프레임의 상부 컨택 레벨의 상위 면(109)에 부착되고 하위 집적 회로 다이(105)는 프레임의 상부 컨택 레벨의 하위 면에 부착된다. 상위 다이의 다이 본드 패드들은 상호연결 프레임의 하부 컨택 레벨의 패드들(111)에 전기적으로 연결된다(예, 와이어 본드). 하위 집적 회로 다이의 다이 본드 패드들은 프레임의 상부 컨택 레벨의 본드 패드들에 전기적으로 연결된다(예, 와이어 본드). 하부 컨택 레벨의 본드 패드들은 패키지에 대한 외부 본드 패드들로서 사용된다. 프레임은 삽입 구조들(116)을 포함할 수 있고, 각각은 상부 컨택 레벨 내에 위치한 상부 부분 및 하부 컨택 레벨에 위치한 하부 부분을 갖는다.

Description

멀티-다이 반도체 패키지{Multi-die semiconductor package}
본 발명은 일반적으로 반도체 패키지에 관한 것이고, 특히 멀티-다이 반도체 패키지에 관한 것이다.
멀티-다이 반도체 패키지들은 다수의 집적 회로(IC) 다이를 포함한다. 어떤 패키지들에 있어서, 패키지 내의 하나의 다이의 동작은 패키지 내의 다른 다이의 성능과 간섭할 수 있다. 예를 들어, 패키지 내에 임베드된 메모리를 포함하는 디지털 집적 회로를 갖는 다이를 갖고, 무선 주파수 RF 집적 회로를 갖는 다이를 가지면, 임베드된 메모리는 RF 집적 회로를 갖는 다이 근처에 핫 스팟들(hot spots)을 생성할 수 있다. 이들 핫 스팟들은 RF 집적 회로의 인덕터들의 성능과 간섭할 수 있어서, RF 집적 회로의 전체 성능을 감소시킨다.
필요로 되는 것은 멀티-다이 반도체 패키지에 대한 개선된 구성이다.
도 1은 본 발명에 따른 멀티-다이 반도체 패키지의 일 실시예의 부분 단면도.
도 2는 본 발명에 따른 상위 집적 회로 다이 및 전기적 상호연결 프레임을 도시하는 멀티-다이 반도체 패키지의 일 실시예의 투시도.
도 3은 본 발명에 따라 멀티-다이 반도체 패키지가 만들어지는 시트의 일 실시예의 부분적인 하부도.
도 4는 본 발명에 따라 멀티-다이 반도체 패키지가 만들어지는 시트의 일 실시예의 부분적인 상부도.
도 5는 본 발명에 따라 멀티-다이 반도체 패키지를 제조하는 단계들의 일 실시예를 나타낸 흐름도.
본 발명의 하나의 특징에서, 반도체 패키지는 상위 전기적 컨택 레벨 및 하위 전기적 컨택 레벨을 갖는 전기적 상호연결 프레임을 포함한다. 상위 전기적 컨택 레벨은 실질적으로 하위 전기적 컨택 레벨에 평행하고 이로부터 오프셋된다. 각각의 상위 및 하위 전기적 컨택 레벨들은 상위 표면 및 하위 표면을 갖는다. 반도체 패키지는 또한 상위 전기적 컨택 레벨의 상위 표면에 부착된 제 1 집적 회로 다이 및 상위 전기적 컨택 레벨의 하위 표면에 부착된 제 2 집적 회로 다이를 포함한다. 반도체 패키지는 또한 제 2 집적 회로 다이 상의 패드에 연결된 제 1 말단을 갖고, 상위 전기적 컨택 레벨 구조의 하위 표면에 연결된 제 2 말단을 갖는 도전체를 포함한다. 반도체 패키지는 또한 제 1 집적 회로 다이 상의 패드에 연결된 제 1 말단을 갖고, 하위 전기적 컨택 레벨 구조의 상위 표면에 연결된 제 2 말단을 갖는 제 1 와이어를 포함한다.
본 발명의 다른 특징에서, 반도체 패키지는 제 1 복수의 패드들을 갖는 실질적으로 평편한 상위 전기적 컨택 레벨을 포함하고, 제 2 복수의 패드들을 갖는 실질적으로 평편한 하위 전기적 컨택 레벨을 포함하는 금속 전기적 상호연결 프레임을 포함한다. 상위 전기적 컨택 레벨은 실질적으로 하위 전기적 컨택 레벨에 평행하고 이로부터 오프셋된다. 상위 및 하위 전기적 컨택 레벨들 모두는 상위 표면 및 하위 표면을 갖는다. 반도체 패키지는 또한 상위 표면 및 하위 표면을 갖는 제 1 집적 회로 다이를 포함한다. 제 1 집적 회로 다이의 하위 표면은 상위 전기적 컨택 레벨의 상위 표면에 부착된다. 제 1 집적 회로 다이의 상위 표면은 제 2 복수의 패드들에 와이어 본딩되는 복수의 패드들을 갖는다. 반도체 패키지는 또한 상위 표면 및 하위 표면을 갖는 제 2 집적 회로 다이를 포함한다. 제 2 집적 회로 다이의 하위 표면은 상위 전기적 컨택 레벨의 하위 표면에 부착된다. 제 2 집적 회로 다이의 상위 표면은 제 1 복수의 패드들에 와이어 본딩되는 복수의 패드들을 갖는다.
본 발명의 다른 실시예에서, 반도체 패키지의 제조 방법은 상호연결 프레임을 제공하는 단계 및 미리 결정된 패턴을 상호연결 프레임의 적어도 부분으로 에칭하는 단계를 포함한다. 방법은 또한 상호연결 프레임에서 상위 컨택 레벨 및 하위 컨택 레벨을 형성하는 단계를 포함한다. 상위 컨택 레벨은 하위 컨택 레벨로부터 오프셋되고, 실질적으로 그에 평행하다. 본 방법은 또한 제 1 집적 회로 다이를 상위 컨택 레벨의 하위 표면에 먼저 부착하는 단계와 제 1 집적 회로 다이를 상위 컨택 레벨의 패드들의 하위 표면에 전기적으로 연결하는 단계를 포함한다. 본 방법은 또한 제 2 집적 회로 다이를 상위 컨택 레벨의 상위 표면에 부착하는 단계와 제 2 집적 회로 다이를 하위 컨택 레벨의 패드들에 와이어 본딩하는 단계를 포함한다.
본 발명은 첨부된 도면들을 참조함으로써 당업자들에게 명확하게 되는 다수의 목적들, 특징들, 및 이점들로 더 잘 이해될 것이다.
상이한 도면들에서의 동일한 참조 기호들의 사용은 특별히 표시되지 않는 한 동일한 아이템들을 지시한다.
다음은 본 발명을 수행하기 위한 모드의 상세화된 기술을 나타낸다. 설명은 본 발명을 설명하기 위한 것이고 제한하기 위한 것이 아니다.
도 1은 본 발명에 따른 멀티-다이 반도체 패키지의 단면도이다. 패키지(101)은 집적 회로(IC: integrated circuit) 다이(103) 및 비전기적 도전성 캡슐화 재료(104) 내에 캡슐화된 IC 다이(105)를 포함한다. 패키지(101)는 다이(103 및 105)의 집적 회로들과 패키지(101) 외부의 도전 구조들 간에 전기적 도전성을 제공하는 전기적 상호연결 프레임(107)을 포함한다. 도시된 실시예에서, 패키지(101)는 멀티-다이, 부분적 어레이, 노-리드 패키지(no-lead pakage)이다.
프레임(107)은 상부 컨택 레벨(109) 및 하부 컨택 레벨(111)을 포함하고, 상부 컨택 레벨(109)은 하부 컨택 레벨(111)에 평행하다. 도 1의 실시예에서, 상부 컨택 레벨(109)은 일반적으로 평면(110)에 위치되고, 하부 컨택 레벨(111)은 일반적으로 평면(112)에 위치된다. 프레임(107)은 다수의 전기적 도전 구조들을 포함하고, 일 실시예에서는 구리로 만들어진다. 어떤 실시예들에서, 프레임(107)의 부분들은 예를 들어, 니켈, 은, 금, 또는 팔라듐과 같은 제 2 금속으로 도금될 수 있다. 프레임(107)은 하부 컨택 레벨(111)의 부분들을 구성하는 다수의 패드들(예, 113)을 포함한다. 각각의 이들 패드들은 다이(103 또는 105)의 신호 또는 전력 패드를 패키지(101)에 부착되는 디바이스의 외부 도전 구조(예를 들어, 인쇄된 회로 보드(미도시))에 연결하는 컨택으로서 사용된다.
다이(103)는 상부 컨택 레벨(109)의 상위 표면에 부착되고, 다이(105)는 상부 컨택 레벨(109)의 하위 표면에 부착된다. 와이어들(예, 121)은 다이(103)의 상위 표면상에 위치한 와이어 본드 패드들(예, 129)에 본딩되고, 다이(103)의 다이 본드 패드들을 하부 컨택 레벨(111)의 패드들에 전기적으로 연결하기 위하여 하부 컨택 레벨(111)의 패드(예, 113)의 상위 표면(123)에 본딩된다.
프레임(107)은 삽입 구조들(예, 116)을 포함하고, 각각의 삽입 구조는 상부 컨택 레벨(109)에 위치한 상부 부분(예, 118) 및 하부 컨택 레벨(111)에 위치한 하부 부분(예, 117)을 포함한다. 다이(105)는 상부 컨택 레벨(109)의 하위 표면에 부착된다. 상부 부분들(예, 118)은 다이(105)의 하위 표면상에 위치한 다이 본드 패드들(예, 131)에 본딩된 와이어들(예, 127)을 본딩하는 본드 패드들로서 사용된다. 삽입 구조들(예, 116)의 하부 부분들(예, 117)은 다이(105)의 신호 또는 전력 다이 패드(예, 131)를 패키지(101)의 외부의 도전 구조에 연결하는 패키지 본드 패드들로서 사용된다. 도시된 실시예에서, 다이(103)의 어떤 다이 본드 패드들은 와이어들(예, 132)을 통하여 삽입 구조의 상부 부분들(예, 118)에 연결된다.
하나의 실시예에서, 다이(103)는 예를 들어, 베이스 밴드 프로세서 또는 메모리와 같은 디지털 IC를 포함한다. 다이(105)는 예를 들어, 휴대용 전화기의 전송기 또는 수신기와 같은 RF IC를 포함한다. 다른 실시예들에서, 다이(105)는 다른 유형들의 아날로그 IC들을 포함할 수 있고, 디지털 IC를 포함할 수 있다. 프레임(107)은 다이(103) 및 (105) 간의 RF 차폐를 제공한다.
전기적 상호연결 프레임에 상부 및 하부 컨택 레벨들을 제공하는 것은 도 1의 실시예에서 도시된 바와 같이, 다이가 프레임의 반대 면들 상에 배치되는 것(예를 들어, 차폐 목적을 위해)을 허용할 수 있고, 또한, 프레임의 부분들이 두 다이 모두에 대한 외부 전력 및 신호 패드들로서 사용되는 것을 허용할 수 있다. 또한 상부 및 하부 컨택 레벨들을 활용하는 것은 또한 멀티 다이 패키지의 높이의 감소를 허용할 수 있다. 또한, 상부 및 하부 컨택 레벨들을 제공하는 것은 상위 다이에 연결된 와이어들 및 하위 다이에 연결된 와이어들이 서로 평행하고 대략 가깝게 구동하지 않을 것 같은 패키지의 와이어들 간에 크로스 연결(cross coupling)을 감소시키는 것을 도와줄 수 있다.
패키지(101)는 다이(103)을 상부 컨택 레벨(109)의 상위 표면에 부착하기 위하여 사용되는 접착물을 포함하는 상부 컨택 레벨(109)의 상위 표면 상에 접착 블리드 제어 링(adhesive bleed control ring: 135)을 포함한다. 패키지(101)는 또한 다이(105)을 상부 컨택 레벨(109)의 하위 표면에 부착하기 위하여 사용되는 접착물을 포함하는 제 2 접착 블리드 제어 링(137)을 포함한다. 다른 실시예들에서, 다이는 다이 부착 접착 필름을 사용하거나, 상부 컨택 레벨에 부착되는 다른 유형의 간섭 구조(intervening structure)에 다이를 부착함으로써 상부 컨택 레벨(109)에 부착될 수 있다.
어떤 실시예들에서, 다이(103)의 상위 표면으로부터 다이(105)의 하위 표면까지의 거리는 각 다이의 집적 회로들로부터의 추론(inference)을 감소시키기 위해 0.5mm보다 크다. 2개의 컨택 레벨들을 갖는 프레임들의 반대 면들 상에 다이를 배치하는 것은 패키지의 높이를 상당히 증가시키지 않고 상위 다이(103)와 하위 다이(105)의 활성 표면들(도 1의 실시예에서, 다이 본드 표면들을 갖는 다이의 표면들) 간의 증가된 거리를 허용할 수 있다.
도 2는 다이(103)가 프레임(107)에 부착되는 곳을 도시할 뿐만 아니라 프레임(107)의 세부 사항들을 도시하기 위하여 점선으로 도시된 패키지(101)의 바깥 라인들을 갖는 패키지(101)의 투시도를 도시한다. 상부 컨택 레벨(109)은 X-플레그(203)를 포함하고, 다이(103)은 X-플래그에 부착된다. 도시된 실시예에서, 다이(103 및 105)의 접지 다이 패드들(ground die pads)은 X-플래그(203)에 연결된다. 다른 실시예들에서, 상부 컨택 레벨은 다이가 부착되는, 예를 들어, 솔리드 플래그들(solid flags)과 같은, 다른 구성들 및/또는 구조들을 가질 수 있다.
도 2에서 도시된 바와 같은, 하부 컨택 레벨(111)의 주변(perimeter)의 바깥 2개의 행들(rows) 상의 패드들(예, 113)은 이들 행들의 다른 패드들로부터 전기적으로 절연된다. 다른 실시예들에서, 이들 행들의 어떤 패드들은 이들 행들의 다른 패드들에 전기적으로 연결될 수 있다. 다이(103)의 상위 표면 상의 다이 본드 패드(129) 및 하부 컨택 레벨(111)의 패드(113)의 상위 표면(123)에 본딩되는 와이어(121)는 도시된다. 다이(103)의 상위 표면 상에 다이 본드 패드들을 하부 컨택 레벨의 다른 패드들에 연결하는 다른 와이어들은 간략함을 위해 도 2에 도시되지 않는다.
도 5는, 본 발명에 따라, 멀티-다이 반도체 패키지를 제조하는 단들을 나타내는 흐름도이다. 도 3 및 4는 각각 제조 공정에서의 상이한 단에서의 패키지(101)을 도시한다. 도 5의 실시예에서, 다수의 패키지들의 프레임들은 금속의 시트(sheet)(미도시)로부터 만들어진다. 어떤 실시예들에서, 시트는 구리로 만들어지고, 5-10밀리의 범위 내의 두께를 갖는다. 패키지를 제조하는 공정은 도 5에서 도시되지 않은 다른 종래의 단들(예를 들어, 세척 단들)을 포함할 수 있다.
503에서, 금속의 시트는 각각의 프레임의 상부 컨택 레벨들(예, 109)의 구조들을 정의하기 위하여 전기적 상호연결 프레임들의 중앙 부분들에 대응하는 위치들에서 에칭된다. 505에서, 시트는 상부 컨택 레벨들과 하부 컨택 레벨들을 형성하기 위하여 프레싱된다. 프레싱 동작 동안, 시트의 부분들은 상부 부분들(예, 118)과 하부 부분들(예, 117) 간의 오프셋을 삽입 구조에 제공하기 위하여 변형된다. 507에서, 와이어가 본딩될 프레임들의 부분들(예, 107)은 제 2 금속(예, 은, 금, 니켈, 또는 팔라듐)으로 선택적으로 도금된다. 다른 실시예들에서, 전체 시트는 도금될 수 있다.
509에서, 접착물은 하위 다이들(예, 105)를 511에서 다이 부착 영역들에 부착하기 위하여 상부 컨택 레벨들(예, 109)의 하위 표면들의 다이 부착 영역들에 인가된다.
513에서, 와이어들(예, 127)은 하위 다이(예, 105) 상의 다이 본드 패드들 및 삽입 구조들(예, 116)의 상부 부분들(예, 118)의 하위 표면들에 본딩된다. 하나의 실시예에서, 이들 와이어들(예, 127)은 와이어의 루프 높이를 감소시키기 위하여 하위 다이(예, 105)의 본드 패드들 및 삽입 구조(예, 116)의 상부 부분들(예, 118)에 역 스티치 본딩(reversed stitch bonded)된다. 도 3은 패키지(101)이 만들어 질 시트의 부분을 도시하는 하부도이다.
515에서, 테이프(미도시)는 하부 컨택 레벨들(예, 111)의 하위 면 상의 시트의 바닥에 걸쳐서 인가된다. 테이프는 상부 컨택 레벨들(예, 109), 하위 다이(예, 105)의 하부 표면, 또는 하위 다이에 연결된 와이어들(예, 131)에 컨택하지 않는다. 테이프는 523에서 캡슐화를 위한 몰드의 부분을 제공한다. 어떤 실시예들에서, 토대(미도시)는 테이프와 하위 다이(105)의 상부 표면(다이 본드 패드들을 갖는 다이(105)의 표면, 예, 131) 간에 위치된다. 또한, 515에서, 시트는 하위 다이(예, 105)를 지지하고, 하위 다이에 본딩된 와이어들(예, 127)을 보호하기 위하여 릿징된 운반자(ridged carrier)(미도시)에 삽입된다.
517에서, 접착물은 상위 다이(예, 103)을 519에서 다이 부착 영역들에 부착하기 위하여 상부 컨택 레벨들(예, 109)의 상위 표면들 상의 다이 부착 영역들에 인가된다. 521에서, 와이어들(예, 121)은 상위 다이(예, 103)의 다이 본드 패드들(예, 129)과 하부 컨택 레벨들(예, 111)의 패드들(예, 113)의 상위 표면들에 본딩된다. 어떤 실시예들에서, 상위 다이의 다이 본드 패드들에 본딩된 와이어들은 삽입 구조들(예, 116)의 상부 부분(예, 118)의 상위 표면에 연결될 수 있다. 도 4는 단(521) 동안, 패키지(101)가 만들어지는 시트의 부분의 상부도를 도시한다. 하부 컨택 레벨(111)에서의 점선들은 단(527)에서 제거될 패드들 간의 공간들을 나타낸다.
523에서, 제 1 및 제 2 다이와 프레임들의 적어도 부분은 캡슐화된다. 525에서, 테이프는 프레임들의 하위 면으로부터 제거된다.
527에서, 하부 컨택 층들의 부분들은 하부 컨택 레벨들(예, 111)의 개별 패드들(예, 113)을 형성하기 위하여 제거된다. 도 4를 참조하면, 하나의 실시예에서 시트는 하부 컨택 레벨들(예, 111)의 패드들(예, 113)을 형성하기 위하여 전선들 간에 도시된 시트의 부분들을 제거하도록 에칭된다. 다른 실시예들에서, 하부 컨택 레벨들의 패드들 간의 재료는 특정 깊이로 점선들을 따라 프레임들을 소잉(sawing)함으로써 제거될 수 있다. 529에서, 패키지들은 예를 들어, 캡슐을 베는 톱에 의해 서로로부터 싱귤레이팅된다.
다른 실시예들에서, 플립 칩 구성(flip chip configuration)를 갖는 다이는 상부 컨택 레벨의 하위 표면에 부착될 수 있다. 이들 실시예들에서, 플립 칩 구성를 갖는 다이의 솔드 볼들(sold bolls)은 삽입 구조들(예, 116)의 상부 부분들(예, 118)의 하위 면들에 솔더링된다(soldered). 이들 실시예들에 있어서, 삽입 구조들(예, 116)의 상부 부분들(예, 118)은 다이(105) 상에 위치되기 위하여 연장되고, 도 1에서 도시된 도면에 관련된다.
다른 실시예에서, 전기적 상호연결 프레임은 다른 구성들을 가질 수 있고, 또는 프레임의 패드들은 다른 형태들을 가질 수 있고, 또는 다른 오리엔테이션들로 배열될 수 있다. 예를 들어, 하부 컨택 레벨의 패드들은 대각선으로 향하게 될 수 있다. 또한, 다른 실시예들에서, 여기 도시되고 기술된 프레임들은 다른 유형들의 패키지에서 사용될 수 있다.
본 발명의 특정 실시예가 도시되고 기술되었지만, 여기서의 가르침에 기초하여, 다른 변경들 및 수정들이 본 발명 및 그것의 더 넓은 특징들을 벗어나지 않고 만들어질 수 있고, 따라서, 첨부된 청구범위는, 본 발명의 진정한 의도 및 범위 내에 있는 것과 같이, 그러한 변경들 및 수정들 모두를 범위 내에서 포함할 것이다는 것이 당업자들에게 인지될 것이다.

Claims (31)

  1. 반도체 패키지에 있어서,
    상위 전기적 컨택 레벨 및 하위 전기적 컨택 레벨을 갖는 전기적 상호연결 프레임으로서, 상기 상위 전기적 컨택 레벨은 실질적으로 상기 하위 전기적 컨택 레벨에 평행하고 상기 하위 전기적 컨택 레벨로부터 오프셋되며, 각각의 상기 상위 및 하위 전기적 컨택 레벨들은 상위 표면 및 하위 표면 모두를 갖는, 상기 전기적 상호연결 프레임;
    상기 상위 전기적 컨택 레벨의 상위 표면에 부착된 제 1 집적 회로 다이;
    상기 상위 전기적 컨택 레벨의 하위 표면에 부착된 제 2 집적 회로 다이;
    상기 제 2 집적 회로 다이 상의 패드에 연결된 제 1 말단을 갖고, 상기 상위 전기적 컨택 레벨 구조의 하위 표면에 연결된 제 2 말단을 갖는 도전체; 및
    상기 제 1 집적 회로 다이 상의 패드에 연결된 제 1 말단을 갖고, 상기 하위 전기적 컨택 레벨 구조의 상위 표면에 연결된 제 2 말단을 갖는 제 1 와이어를 포함하는, 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 1 집적 회로 다이 상의 제 2 패드에 연결된 제 1 말단을 갖고, 상기 상위 전기적 컨택 레벨 구조의 상위 표면에 연결된 제 2 말단을 갖는 제 2 와이어를 더 포함하는, 반도체 패키지.
  3. 제 1 항에 있어서, 상기 도전체는 와이어인 것을 특징으로 하는, 반도체 패키지.
  4. 제 1 항에 있어서, 상기 도전체는 역류된 땜납(reflowed solder)인 것을 특징으로 하는, 반도체 패키지.
  5. 제 1 항에 있어서, 상기 상위 전기적 컨택 레벨의 상기 상위 표면에 상기 제 1 집적 회로 다이를 부착하기 위하여 사용되는 접착물을 포함하는 상기 상위 전기적 컨택 레벨의 상기 상위 표면상의 접착 블리드 제어 링(adhesive bleed control ring)을 더 포함하는, 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제 1 집적 회로 다이는 디지털 회로를 포함하고, 상기 제 2 집적 회로 다이는 아날로그 회로를 포함하는, 반도체 패키지.
  7. 제 1 항에 있어서, 상기 제 1 집적 회로 다이의 활성 표면은 상기 제 2 집적 회로 다이의 활성 표면으로부터 약 0.5밀리미터 이상까지 인, 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제 1 집적 회로 다이는 상기 상위 전기적 컨택 레벨의 X-플래그에 부착되는, 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제 1 집적 회로 다이, 상기 제 2 집적 회로 다이, 및 상기 전기적 상호연결 프레임의 적어도 부분은 비전기적 도전성의 캡슐화 재료로 캡슐화되는, 반도체 패키지.
  10. 제 9 항에 있어서, 상기 하위 전기적 컨택 레벨은 상기 캡슐화 재료로부터 연장하는 복수의 패드들을 포함하고, 상기 복수의 패드들은 상기 반도체 패키지를 회로 보드에 전기적으로 연결하는, 반도체 패키지.
  11. 제 10 항에 있어서, 상기 복수의 패드들은 금, 은, 니켈, 및 팔라듐 중 하나로 도금되는, 반도체 패키지.
  12. 제 1 항에 있어서, 상기 전기적 상호연결 프레임은 삽입 구조(inset structure)를 더 포함하고, 상기 삽입 구조는 상기 상위 전기적 컨택 레벨에 위치한 상위 부분 및 상기 하위 전기적 컨택 레벨에 위치한 하위 부분을 포함하고, 상기 도전체의 상기 제 2 말단은 상기 상위 부분의 하위 표면에 연결된, 반도체 패키지.
  13. 제 12 항에 있어서, 상기 제 1 집적 회로 다이, 상기 제 2 집적 회로 다이, 및 상기 전기적 내부 연결 프레임의 적어도 부분은 비전기적 도전성 캡슐화 재료로 캡슐화되고, 상기 삽입 구조의 상기 하위 부분은 상기 캡슐화 재료로부터 연장하는, 반도체 패키지.
  14. 제 1 항에 있어서, 상기 하위 전기적 컨택 레벨은 서로 전기적으로 절연된 복수의 패드를 포함하는, 반도체 패키지.
  15. 반도체 패키지로서,
    제 1 복수의 패드들을 갖는 실질적으로 평평한 상위 전기적 컨택 레벨을 포함하고, 제 2 복수의 패드들을 갖는 실질적으로 평평한 하위 전기적 컨택 레벨을 포함하는 금속 전기적 상호연결 프레임으로서, 상기 상위 전기적 컨택 레벨은 실질적으로 상기 하위 전기적 컨택 레벨에 평행하고 상기 하위 전기적 컨택 레벨로부터 오프셋되며, 상기 상위 및 하위 전기적 컨택 레벨들 모두는 상위 표면 및 하위 표면을 갖는, 상기 금속 전기적 상호연결 프레임;
    상위 표면 및 하위 표면을 갖는 제 1 집적 회로 다이로서, 상기 제 1 집적 회로 다이의 상기 하위 표면은 상기 상위 전기적 컨택 레벨의 상기 상위 표면에 부착되고, 상기 제 1 집적 회로 다이의 상기 상위 표면은 상기 제 2 복수의 패드들에 와이어 연결된 복수의 패드들을 갖는, 상기 제 1 집적 회로 다이; 및
    상위 표면 및 하위 표면을 갖는 제 2 집적 회로 다이로서, 상기 제 2 집적 회로 다이의 상기 하위 표면은 상기 상위 전기적 컨택 레벨의 하위 표면에 부착되고, 상기 제 2 집적 회로 다이의 상기 상위 표면은 상기 제 1 복수의 패드들에 와이어 연결된 복수의 패드들을 갖는, 상기 제 2 집적 회로 다이를 포함하는, 반도체 패키지.
  16. 제 15 항에 있어서, 상기 제 1 집적 회로 다이는 디지털 회로를 포함하고, 상기 제 2 집적 회로 다이는 아날로그 회로를 포함하는, 반도체 패키지.
  17. 제 15 항에 있어서, 상기 제 1 집적 회로 다이의 상기 상위 표면은 상기 제 2 집적 회로 다이의 상기 상위 표면으로부터 약 0.5밀리미터 이상까지 인, 반도체 패키지.
  18. 제 15 항에 있어서, 상기 제 1 및 제 2 복수의 패드들은 금, 은, 니켈 및 팔라듐 중 하나로 도금되는, 반도체 패키지.
  19. 제 15 항에 있어서, 상기 제 1 집적 회로 다이는 상기 상위 전기적 컨택 레벨의 X-플래그에 부착되는, 반도체 패키지.
  20. 제 15 항에 있어서, 상기 제 1 집적 회로 다이, 상기 제 2 집적 회로 다이 및 상기 전기적 상호연결 프레임의 적어도 부분은 비도전적인 캡슐화 재료로 캡슐화되는, 반도체 패키지.
  21. 제 20 항에 있어서, 상기 제 2 복수의 패드들은 상기 캡슐화 재료로부터 연장하고, 상기 제 2 복수의 패드들은 상기 반도체 패키지를 회로 보드에 전기적으로 연결하는, 반도체 패키지.
  22. 제 15 항에 있어서,
    상기 상호연결 프레임은 복수의 삽입 구조들을 포함하고,
    각각의 상기 제 1 복수의 패드들은 상기 복수의 삽입 구조들 중 삽입 구조의 부분이고, 각각의 상기 삽입 구조들은 상기 하부 전기적 컨택 레벨에 위치된 하위 부분을 포함하는, 반도체 패키지.
  23. 제 22 항에 있어서,
    상기 제 1 집적 회로 다이, 상기 제 2 집적 회로 다이 및 상기 전기적 상호연결 프레임의 적어도 부분은 비전기적 도전성의 캡슐화 재료로 캡슐화되고,
    상기 제 2 복수의 패드들은 상기 캡슐화 재료로부터 연장하고, 상기 제 2 복수의 패드들은 상기 반도체 패키지를 인쇄된 회로 보드에 전기적으로 연결하며,
    복수의 삽입 구조 각각의 상기 하위 부분은 상기 캡슐화 재료로부터 연장하고, 복수의 삽입 구조 각각의 상기 하위 부분은 상기 반도체 패키지를 회로 보드에 전기적으로 연결하는, 반도체 패키지.
  24. 반도체 패키지를 제조하는 방법에 있어서,
    상호연결 프레임을 제공하는 단계;
    미리 결정된 패턴을 상기 상호연결 프레임의 적어도 부분에 에칭하는 단계;
    상기 상호연결 프레임 내에 상위 컨택 레벨 및 하위 컨택 레벨을 형성하는 단계로서, 상기 상위 컨택 레벨은 상기 하위 컨택 레벨로부터 오프셋되고 상기 하위 컨택 레벨에 실질적으로 평행하는, 상기 형성 단계;
    제 1 집적 회로 다이를 상기 상위 컨택 레벨의 하위 표면에 먼저 부착하는 단계;
    상기 제 1 집적 회로 다이를 상기 상위 컨택 레벨의 패드들의 하위 표면들에 전기적으로 연결하는 단계;
    제 2 집적 회로 다이를 상기 상위 컨택 레벨의 상위 표면에 부착하는 단계; 및
    상기 제 2 집적 회로 다이를 상기 하위 컨택 레벨의 패드들에 와이어 연결하는 단계를 포함하는, 반도체 패키지 제조 방법.
  25. 제 24 항에 있어서, 상기 미리 결정된 패턴을 에칭하는 단계는 복수의 패드들 및 다이 지지 구조를 에칭하는 단계를 포함하는, 반도체 패키지 제조 방법.
  26. 제 24 항에 있어서, 테이프를 상기 하위 컨택 레벨에 적용하는 단계로서, 상기 테이프는 상기 반도체 패키지에 대한 캡슐화 몰드(mold)의 부분을 제공하는, 상기 인가 단계를 더 포함하는, 반도체 패키지 제조 방법.
  27. 제 26 항에 있어서, 상기 제 1 집적 회로 다이, 상기 제 2 집적 회로 다이, 및 상기 상호연결 프레임의 적어도 부분을 캡슐화하는 단계를 더 포함하는, 반도체 패키지 제조 방법.
  28. 제 27 항에 있어서, 상기 캡슐화 단계 이후, 상기 하위 컨택 레벨에서 개개의 전기적 컨택들을 형성하기 위하여, 상기 상호연결 프레임을 에칭하는 단계를 더 포함하는, 반도체 패키지 제조 방법.
  29. 제 24 항에 있어서,
    상기 상호연결 프레임에서 상기 상위 컨택 레벨 및 하위 컨택 레벨을 형성하는 단계는 상기 프레임 내에 복수의 삽입 구조들을 형성하는 단계를 더 포함하고, 상기 복수의 각각의 삽입 구조는 상기 상위 컨택 레벨에 위치한 상부 부분 및 상기 하위 컨택 레벨에 위치한 하위 부분을 갖고,
    상기 제 1 집적 회로 다이를 상기 상위 컨택 레벨의 패드의 상기 하위 표면들에 전기적으로 연결하는 상기 단계는 상기 제 1 집적 회로 다이를 상기 복수의 삽입 구조들의 상기 상부 부분들의 하위 표면들에 전기적으로 연결하는 단계를 포함하는, 반도체 패키지 제조 방법.
  30. 제 24 항에 있어서, 상기 제 1 집적 회로 다이를 상기 상위 컨택 레벨의 패드들의 상기 하위 표면들에 전기적으로 연결하는 상기 단계는 상기 제 1 집적 회로 다이를 상기 상위 컨택 레벨의 패드들의 상기 하위 표면들에 와이어 본딩하는 단계를 더 포함하는, 반도체 패키지 제조 방법.
  31. 제 30 항에 있어서,
    상기 상호연결 프레임의 적어도 부분들을 도금하는 단계를 더 포함하는, 반도체 패키지 제조 방법.
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