JPH10154768A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10154768A JPH10154768A JP8329196A JP32919696A JPH10154768A JP H10154768 A JPH10154768 A JP H10154768A JP 8329196 A JP8329196 A JP 8329196A JP 32919696 A JP32919696 A JP 32919696A JP H10154768 A JPH10154768 A JP H10154768A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- conductor
- integrated circuit
- lead
- circuit chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 リードフレームの生産性における利点及びＢ
ＧＡパッケージの優れた特性を有する、新規なる表面実
装型の半導体装置を提供する。 【解決手段】 半導体装置１は、半導体集積回路チップ
４、リードフレームにより与えられるダイパッド２及び
その周囲に配置された複数の導体リード３を有する。各
導体リード３のアウターリードの領域には、円形のラン
ド６が形成され、ここに半田ボール７が固定される。半
導体装置１は半田ボール７を介して外部基板上に実装さ
れる。半導体装置の実装ピッチを広くするために、ラン
ド６を隣り合う導体リードの長さ方向における異なる位
置に備えることができる。
ＧＡパッケージの優れた特性を有する、新規なる表面実
装型の半導体装置を提供する。 【解決手段】 半導体装置１は、半導体集積回路チップ
４、リードフレームにより与えられるダイパッド２及び
その周囲に配置された複数の導体リード３を有する。各
導体リード３のアウターリードの領域には、円形のラン
ド６が形成され、ここに半田ボール７が固定される。半
導体装置１は半田ボール７を介して外部基板上に実装さ
れる。半導体装置の実装ピッチを広くするために、ラン
ド６を隣り合う導体リードの長さ方向における異なる位
置に備えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、リードフレームを
用いた表面実装型の半導体装置及びその製造方法に関す
る。
用いた表面実装型の半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】電子情報機器の小型化・高機能化の要求
は、機器の機構部分やバッテリなどの小型化の要求に止
まらず、半導体集積回路パッケージの小型化にまで及ん
できている。また、扱う信号量の増大並びに転送信号の
高速化に伴い、集積回路パッケージの多ピン化が進んで
きている。このような要求に答えるものとして、ＢＧＡ
(Ball Grid Array)パッケージが提案され、現在実用化
段階に入っている。ＢＧＡは、集積回路チップを実装し
た基板の底面側に、接続端子である半田ボールを２次元
的に配列した表面実装型のパッケージである。接続端子
を、集積回路チップを搭載した領域を含んだ基板の底面
に２次元的に配列しているため、多ピン化を図ってもパ
ッケージ寸法を大きくすることなく端子ピッチを１ｍｍ
以上とすることができ、また放熱性、電気特性の面で
も、他のパッケージ技術に比して優れている。
は、機器の機構部分やバッテリなどの小型化の要求に止
まらず、半導体集積回路パッケージの小型化にまで及ん
できている。また、扱う信号量の増大並びに転送信号の
高速化に伴い、集積回路パッケージの多ピン化が進んで
きている。このような要求に答えるものとして、ＢＧＡ
(Ball Grid Array)パッケージが提案され、現在実用化
段階に入っている。ＢＧＡは、集積回路チップを実装し
た基板の底面側に、接続端子である半田ボールを２次元
的に配列した表面実装型のパッケージである。接続端子
を、集積回路チップを搭載した領域を含んだ基板の底面
に２次元的に配列しているため、多ピン化を図ってもパ
ッケージ寸法を大きくすることなく端子ピッチを１ｍｍ
以上とすることができ、また放熱性、電気特性の面で
も、他のパッケージ技術に比して優れている。
【０００３】一方で、ＱＦＰ(Quad Flat Package)のよ
うなリードフレームを用いたパッケージは、生産性、生
産コストあるいは実装容易性の点で、ＢＧＡパッケージ
等他の後発パッケージ技術よりも依然優れた面を有して
いる。すなわち、ＢＧＡパッケージ等では、多層のセラ
ミック、積層プリント基板、ポリイミド製テープ等の比
較的高価で、製造に手間の掛かる材料が必要となり、こ
れがパッケージ全体のコストの引き上げ、製造工程の増
加を起こしている。リードフレームは安価で、加工が容
易であるため、量産性に優れる。
うなリードフレームを用いたパッケージは、生産性、生
産コストあるいは実装容易性の点で、ＢＧＡパッケージ
等他の後発パッケージ技術よりも依然優れた面を有して
いる。すなわち、ＢＧＡパッケージ等では、多層のセラ
ミック、積層プリント基板、ポリイミド製テープ等の比
較的高価で、製造に手間の掛かる材料が必要となり、こ
れがパッケージ全体のコストの引き上げ、製造工程の増
加を起こしている。リードフレームは安価で、加工が容
易であるため、量産性に優れる。
【０００４】図８にリードフレームを用いた、ＱＦＰの
一例を、図９にそのＱＦＰの製造に用いられるリードフ
レームをそれぞれ示した。打ち抜き又はエッチングの技
術によりダイパッド２及び多数のリード３を含むリード
フレームが形成される。このリードフレームにより与え
られるダイパッド上に半導体集積回路チップ４が搭載さ
れ、その電極パッドと各リード３とがワイヤボンディン
グされる。リード３のアウターリードの部分を残して、
チップ４、ダイパッド２及びリード３が樹脂封止され
る。アウターリードはウィング型に曲げられ、ＱＦＰパ
ッケージは外部基板へ実装可能となる。
一例を、図９にそのＱＦＰの製造に用いられるリードフ
レームをそれぞれ示した。打ち抜き又はエッチングの技
術によりダイパッド２及び多数のリード３を含むリード
フレームが形成される。このリードフレームにより与え
られるダイパッド上に半導体集積回路チップ４が搭載さ
れ、その電極パッドと各リード３とがワイヤボンディン
グされる。リード３のアウターリードの部分を残して、
チップ４、ダイパッド２及びリード３が樹脂封止され
る。アウターリードはウィング型に曲げられ、ＱＦＰパ
ッケージは外部基板へ実装可能となる。
【０００５】
【発明が解決しようとする課題】しかしながらＱＦＰに
おいて、信号伝達に必要なすべてのリードはパッケージ
の側面から引き出される必要があるため、上記リードの
数はそのパッケージのサイズによって制限を受ける。従
って所定数のリードを、極力小さい実装面積のパッケー
ジに備えるためには、各リードのピッチを狭くする必要
が生じる。しかし、リードのピッチが狭くなると、外部
基板への実装時に、半田の広がりやリードの曲がりによ
って、隣り合うリード間の接触が生じ、実装不良を引き
起こす可能性が高くなる。
おいて、信号伝達に必要なすべてのリードはパッケージ
の側面から引き出される必要があるため、上記リードの
数はそのパッケージのサイズによって制限を受ける。従
って所定数のリードを、極力小さい実装面積のパッケー
ジに備えるためには、各リードのピッチを狭くする必要
が生じる。しかし、リードのピッチが狭くなると、外部
基板への実装時に、半田の広がりやリードの曲がりによ
って、隣り合うリード間の接触が生じ、実装不良を引き
起こす可能性が高くなる。
【０００６】本発明の目的は、リードフレームの生産性
における利点及びＢＧＡパッケージの優れた特性を有す
る、新規なる表面実装型の半導体装置を提供することに
ある。
における利点及びＢＧＡパッケージの優れた特性を有す
る、新規なる表面実装型の半導体装置を提供することに
ある。
【０００７】本発明の別の目的は、リードフレームを用
いた表面実装型の半導体装置において、その実装ピッチ
を広くして実装信頼性を向上させることにある。
いた表面実装型の半導体装置において、その実装ピッチ
を広くして実装信頼性を向上させることにある。
【０００８】本発明のさらに別の目的は、従来のリード
フレームを用いた表面実装型の半導体装置における製造
装置を流用し、さらに高特性、高実装信頼性の半導体装
置を安価に提供することにある。
フレームを用いた表面実装型の半導体装置における製造
装置を流用し、さらに高特性、高実装信頼性の半導体装
置を安価に提供することにある。
【０００９】本発明のさらに別の目的は、リードフレー
ムを用いた表面実装型の半導体装置において、熱特性に
優れた半導体装置を提供することにある。
ムを用いた表面実装型の半導体装置において、熱特性に
優れた半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、リードフレー
ムを用いた表面実装型のメモリーＩＣ、論理ＩＣ、アナ
ログＩＣその他の半導体装置に適用される。本発明に係
る半導体装置は、半導体集積回路チップ、金属製リード
フレームにより与えられる複数の導体リード、及び各導
体リード上に固定される半田ボールを備える。導体リー
ドは、好ましくは上記半田ボールを固定するのに適した
面積を有する半田実装領域を備え、半田ボールはこの半
田実装領域に固定される。また好ましくは、半田実装領
域を残して、半導体集積回路チップ及び導体リードを樹
脂等のパッケージ材料により封止する。半田ボールは、
本半導体装置の外部基板への実装時に、外部基板のラン
ド上に置かれ、一括リフローにより溶融されて、半導体
装置の導体リードと上記ランドとの電気的接続を達成す
る。
ムを用いた表面実装型のメモリーＩＣ、論理ＩＣ、アナ
ログＩＣその他の半導体装置に適用される。本発明に係
る半導体装置は、半導体集積回路チップ、金属製リード
フレームにより与えられる複数の導体リード、及び各導
体リード上に固定される半田ボールを備える。導体リー
ドは、好ましくは上記半田ボールを固定するのに適した
面積を有する半田実装領域を備え、半田ボールはこの半
田実装領域に固定される。また好ましくは、半田実装領
域を残して、半導体集積回路チップ及び導体リードを樹
脂等のパッケージ材料により封止する。半田ボールは、
本半導体装置の外部基板への実装時に、外部基板のラン
ド上に置かれ、一括リフローにより溶融されて、半導体
装置の導体リードと上記ランドとの電気的接続を達成す
る。
【００１１】半導体装置の実装ピッチを広くするため
に、上記半田実装領域を、隣り合う導体リードの長手方
向における異なる位置に備えることが好ましい。これに
よりここに固定される半田ボールの実質的なピッチが広
がる。このような構成は、全体として２又はそれ以上の
半田ボールの列を、パッケージの一面側に形成する。
に、上記半田実装領域を、隣り合う導体リードの長手方
向における異なる位置に備えることが好ましい。これに
よりここに固定される半田ボールの実質的なピッチが広
がる。このような構成は、全体として２又はそれ以上の
半田ボールの列を、パッケージの一面側に形成する。
【００１２】一般的な半導体装置と同様、本発明に係る
半導体装置においては、上記導体リードのインナーリー
ドと半導体集積回路チップの主面上に形成された電極パ
ッドとが電気的に接続される。導体リードをチップの外
側に位置させ、ワイヤボンディングにより電極パッドと
インナーリードとを接続することができる。このような
構成の場合には、導体リードと共にダイパッドを金属製
リードフレームにより形成し、このダイパッド上にパッ
ケージング前の集積回路チップを固定する必要があろ
う。また、上記インナーリードを集積回路チップの上に
配置し、電極パッドに直接又はワイヤボンディングによ
り接続する構成を採用することもできる。
半導体装置においては、上記導体リードのインナーリー
ドと半導体集積回路チップの主面上に形成された電極パ
ッドとが電気的に接続される。導体リードをチップの外
側に位置させ、ワイヤボンディングにより電極パッドと
インナーリードとを接続することができる。このような
構成の場合には、導体リードと共にダイパッドを金属製
リードフレームにより形成し、このダイパッド上にパッ
ケージング前の集積回路チップを固定する必要があろ
う。また、上記インナーリードを集積回路チップの上に
配置し、電極パッドに直接又はワイヤボンディングによ
り接続する構成を採用することもできる。
【００１３】本発明はまた、上記ダイパッドを備えた上
記半導体装置の構成に加えて、ダイパッドの半導体集積
回路チップを固定した面と反対側の面に半田ボールを固
定したものとすることができる。この半田ボールは放熱
用のものであり、外部基板上に放熱用として形成したラ
ンド上に固定され、半導体集積回路チップから発生する
熱を逃がす。
記半導体装置の構成に加えて、ダイパッドの半導体集積
回路チップを固定した面と反対側の面に半田ボールを固
定したものとすることができる。この半田ボールは放熱
用のものであり、外部基板上に放熱用として形成したラ
ンド上に固定され、半導体集積回路チップから発生する
熱を逃がす。
【００１４】本発明はさらに、導体リードの半田ボール
を固定する領域の一部を、該半田ボールを固定する側へ
突出させて形成してもよい。
を固定する領域の一部を、該半田ボールを固定する側へ
突出させて形成してもよい。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面に
沿って説明する。図１及び図２に、本発明を適用した半
導体装置の表面側及び実装面側から見た斜視図を示す。
本実施形態において半導体装置は、トランスファーモー
ルドにより形成されたパッケージ外形を有している。こ
れら図においてはモールド樹脂の一部を取り除き、パッ
ケージ内部が見えるように配慮してある。また図３に半
導体装置１の断面図を示す。
沿って説明する。図１及び図２に、本発明を適用した半
導体装置の表面側及び実装面側から見た斜視図を示す。
本実施形態において半導体装置は、トランスファーモー
ルドにより形成されたパッケージ外形を有している。こ
れら図においてはモールド樹脂の一部を取り除き、パッ
ケージ内部が見えるように配慮してある。また図３に半
導体装置１の断面図を示す。
【００１６】半導体装置１は、リードフレームにより与
えられる方形のダイパッド２及びその周囲に延びる多数
の導体リード３を含む。このリードフレームは、鉄・ニ
ッケル合金、銅を主成分とする合金等の金属材料からな
る。半導体集積回路チップ（以下、チップ４という）
は、その回路を形成した面（以下、主面という）を上に
して、上記ダイパッド２上に接着層を介して固定され
る。チップ４の主面には、各辺に沿って電極パッド４ａ
の列が配置されている。導体リード３のチップ４寄りの
端部はインナーリードと呼ばれる。各導体リードのイン
ナーリードは、各電極パッド４ａに対応して配置されて
いる。対応するインナーリードと電極パッド４ａとは、
ワイヤボンディングにより施される導体ワイヤ５によっ
て電気的に接続される。
えられる方形のダイパッド２及びその周囲に延びる多数
の導体リード３を含む。このリードフレームは、鉄・ニ
ッケル合金、銅を主成分とする合金等の金属材料からな
る。半導体集積回路チップ（以下、チップ４という）
は、その回路を形成した面（以下、主面という）を上に
して、上記ダイパッド２上に接着層を介して固定され
る。チップ４の主面には、各辺に沿って電極パッド４ａ
の列が配置されている。導体リード３のチップ４寄りの
端部はインナーリードと呼ばれる。各導体リードのイン
ナーリードは、各電極パッド４ａに対応して配置されて
いる。対応するインナーリードと電極パッド４ａとは、
ワイヤボンディングにより施される導体ワイヤ５によっ
て電気的に接続される。
【００１７】導体リード３の外側の端部は、アウターリ
ードと呼ばれる。金属製リードフレームを用いた従来か
ら知られる一般的なパッケージにおいては、アウターリ
ードは製造の最終工程で、その先端が外部基板上へ接触
できるようにパッケージの実装面側に曲げられる。本発
明の半導体装置において、アウターリードは曲げ加工さ
れることなく、フラットな状態のまま使用される。アウ
ターリードの中間位置には、後述する半田ボール７を固
定するための円形の領域（以下、ランド６という）が形
成されている。隣り合うアウターリードに形成されたラ
ンド６は、互いにリードの長手方向に位置をずらして配
置される。一つのアウターリードを挟んで、その両側に
位置するアウターリード上のランド６は、リードの長手
方向における同じ位置にある。こうしてアウターリード
の列に沿ってランド６は千鳥状に配列され、パッケージ
の内外２列にランド６の列が形成される。従って外側あ
るいは内側のランド６の列における隣り合うランド間の
ピッチは、導体リード３のピッチの倍の間隔となる。一
つの実施例において導体リードのピッチが０．５ｍｍで
あり、ランド６のピッチが１．０ｍである。
ードと呼ばれる。金属製リードフレームを用いた従来か
ら知られる一般的なパッケージにおいては、アウターリ
ードは製造の最終工程で、その先端が外部基板上へ接触
できるようにパッケージの実装面側に曲げられる。本発
明の半導体装置において、アウターリードは曲げ加工さ
れることなく、フラットな状態のまま使用される。アウ
ターリードの中間位置には、後述する半田ボール７を固
定するための円形の領域（以下、ランド６という）が形
成されている。隣り合うアウターリードに形成されたラ
ンド６は、互いにリードの長手方向に位置をずらして配
置される。一つのアウターリードを挟んで、その両側に
位置するアウターリード上のランド６は、リードの長手
方向における同じ位置にある。こうしてアウターリード
の列に沿ってランド６は千鳥状に配列され、パッケージ
の内外２列にランド６の列が形成される。従って外側あ
るいは内側のランド６の列における隣り合うランド間の
ピッチは、導体リード３のピッチの倍の間隔となる。一
つの実施例において導体リードのピッチが０．５ｍｍで
あり、ランド６のピッチが１．０ｍである。
【００１８】半導体装置１は、製造の最終段階でトラン
スファーモールドによりパッケージングされる。パッケ
ージング材料である樹脂は、上記アウターリードに形成
したランド６の領域を残して、チップ４、リードフレー
ム、すなわちダイパッド２及び導体リード３をほぼ完全
に封止する。ランド６の領域を残す方法として、モール
ド金型内のランド６の対応箇所にリード面に接触する突
起を形成し、モールド樹脂の流れ込みを抑えるものがあ
る。もっとも、モールド後、ランド６を覆った樹脂を切
削して除去する方法により、ランド６を外部に露出させ
る工程を採用することもできる。露出したランド６の実
装面側に、別工程で製造した半田ボール７が移載され
る。この状態で半導体装置１は一括リフローされ、半田
ボール７はランド６上に固定される。図４に半田ボール
７をランド６に固定した状態が最も良く示されている。
半導体装置１はこの半田ボール７を介して外部基板との
電気的接続を実現する。
スファーモールドによりパッケージングされる。パッケ
ージング材料である樹脂は、上記アウターリードに形成
したランド６の領域を残して、チップ４、リードフレー
ム、すなわちダイパッド２及び導体リード３をほぼ完全
に封止する。ランド６の領域を残す方法として、モール
ド金型内のランド６の対応箇所にリード面に接触する突
起を形成し、モールド樹脂の流れ込みを抑えるものがあ
る。もっとも、モールド後、ランド６を覆った樹脂を切
削して除去する方法により、ランド６を外部に露出させ
る工程を採用することもできる。露出したランド６の実
装面側に、別工程で製造した半田ボール７が移載され
る。この状態で半導体装置１は一括リフローされ、半田
ボール７はランド６上に固定される。図４に半田ボール
７をランド６に固定した状態が最も良く示されている。
半導体装置１はこの半田ボール７を介して外部基板との
電気的接続を実現する。
【００１９】本実施形態においてランド６の上面、すな
わち半田ボール７を固定する実装面と反対側の面は、実
装面側と同様に外部に露出されている。これは、モール
ド成型時にリードと金型との間に樹脂が入り込まないよ
うにするため、ランド６を両側から挟み込むように一対
の突起を金型内に配置した結果必然的に生じたものであ
る。もっとも半導体装置１の特性、動作確認等の試験に
おいて、プローブを導体リード３に接触させるために、
このランドは好都合である。
わち半田ボール７を固定する実装面と反対側の面は、実
装面側と同様に外部に露出されている。これは、モール
ド成型時にリードと金型との間に樹脂が入り込まないよ
うにするため、ランド６を両側から挟み込むように一対
の突起を金型内に配置した結果必然的に生じたものであ
る。もっとも半導体装置１の特性、動作確認等の試験に
おいて、プローブを導体リード３に接触させるために、
このランドは好都合である。
【００２０】次に半導体装置１の製造工程について説明
する。図５に半導体装置１に用いられるリードフレーム
を示した。金型による打ち抜き又はエッチングの方法に
より、銅板上にダイパッド２及び多数のリード３が形成
される。このときリード３上に半田ボールのランド６が
共に形成される。なお、方形のダイパッド２の各コーナ
ーからは、先端をリング状にした腕２ａが延びている。
この腕２ａのほぼ中央部に形成された貫通孔は、パッケ
ージ後の半導体装置１の高い精度での位置決めを可能に
する。
する。図５に半導体装置１に用いられるリードフレーム
を示した。金型による打ち抜き又はエッチングの方法に
より、銅板上にダイパッド２及び多数のリード３が形成
される。このときリード３上に半田ボールのランド６が
共に形成される。なお、方形のダイパッド２の各コーナ
ーからは、先端をリング状にした腕２ａが延びている。
この腕２ａのほぼ中央部に形成された貫通孔は、パッケ
ージ後の半導体装置１の高い精度での位置決めを可能に
する。
【００２１】ダイパッド２の表面に接着剤を塗布し、こ
の上に、別の工程で製造されたチップ４を固定する。チ
ップの電極パッド４ａと導体リード３のインナーリード
とをワイヤボンディングにより接続する。次いでトラン
スファーモールドにより、チップ及びリードフレームを
封止する。この際、金型内に形成した突起によりリード
上のランド６を挟み込み、ここに樹脂が流れ込まないよ
うにする。その後、トランスファモールド時にランド６
を部分的に薄く覆った不要な樹脂膜をケミカル処理又は
高圧水流により除去した後、完全に露出したランド６の
表面に電解メッキにより薄い半田メッキ膜を形成する。
こうして両面をモールド樹脂により封止し、ランド６を
露出したパッケージを得る。パッケージの実装面を上側
にして、ランド６上に別の工程で製造した半田ボール７
を移載する。一括リフローによりランド６上に半田ボー
ル７を固定する。最後に、アウターリードがパッケージ
の樹脂から導出した部分でリードフレームを切断する。
以上の工程を経て半導体装置１が得られる。
の上に、別の工程で製造されたチップ４を固定する。チ
ップの電極パッド４ａと導体リード３のインナーリード
とをワイヤボンディングにより接続する。次いでトラン
スファーモールドにより、チップ及びリードフレームを
封止する。この際、金型内に形成した突起によりリード
上のランド６を挟み込み、ここに樹脂が流れ込まないよ
うにする。その後、トランスファモールド時にランド６
を部分的に薄く覆った不要な樹脂膜をケミカル処理又は
高圧水流により除去した後、完全に露出したランド６の
表面に電解メッキにより薄い半田メッキ膜を形成する。
こうして両面をモールド樹脂により封止し、ランド６を
露出したパッケージを得る。パッケージの実装面を上側
にして、ランド６上に別の工程で製造した半田ボール７
を移載する。一括リフローによりランド６上に半田ボー
ル７を固定する。最後に、アウターリードがパッケージ
の樹脂から導出した部分でリードフレームを切断する。
以上の工程を経て半導体装置１が得られる。
【００２２】図６に本発明の他の実施形態における半導
体装置を示す。特に説明のない限り、図では先の実施形
態と同じ構成部分には、同じ符号を用いている。本実施
形態における半導体装置１０は、先の実施形態のすべて
の構成を含んでいる。半導体装置１０は、さらに放熱用
の複数の半田ボール１１を備えている。半導体装置１０
の実装面の中央に２次元的に複数の穴が空いており、そ
こからダイパッド２の底面の一部が露出されている。放
熱用の半田ボール１１は、この露出されたダイパッド２
の底面上に移載され、一括リフローにより固定される。
外部基板へのパッケージの実装時に、基板上の放熱用ラ
ンドに上記放熱用の半田ボール１１が固定される。チッ
プ４から発生する熱はダイパッド２に伝わり、放熱用の
半田ボール１１から外部基板側へ発散される。
体装置を示す。特に説明のない限り、図では先の実施形
態と同じ構成部分には、同じ符号を用いている。本実施
形態における半導体装置１０は、先の実施形態のすべて
の構成を含んでいる。半導体装置１０は、さらに放熱用
の複数の半田ボール１１を備えている。半導体装置１０
の実装面の中央に２次元的に複数の穴が空いており、そ
こからダイパッド２の底面の一部が露出されている。放
熱用の半田ボール１１は、この露出されたダイパッド２
の底面上に移載され、一括リフローにより固定される。
外部基板へのパッケージの実装時に、基板上の放熱用ラ
ンドに上記放熱用の半田ボール１１が固定される。チッ
プ４から発生する熱はダイパッド２に伝わり、放熱用の
半田ボール１１から外部基板側へ発散される。
【００２３】図７に本発明の更に他の実施形態における
半導体装置を示す。この実施形態における半導体装置
は、先の実施形態における導体リードのランド６を実装
面側に押出した構成を有している。図はランドの押し出
し加工のための製造工程を示している。先の実施形態に
おいて説明した半導体装置の製造工程において、トラン
スファーモールドの工程の後に、押し出し加工の工程を
行なう。ダイ１２の上に半導体装置１を置き、先端がメ
サ型のポンチ１３をランド６に向けて下ろす。ランド６
は、ダイ１２及びポンチ１３の形状に沿って、パッケー
ジの実装面側に突出する（図７（Ｂ））。突出したラン
ド６の先端を、パッケージの表面と同じか又はそれ以上
に突出させることが好ましい。次いでパッケージをリー
ドフレームから切り離し、突出したランド６上に半田ボ
ール７を移載して、一括リフローにより固定する（同図
（Ｃ））。
半導体装置を示す。この実施形態における半導体装置
は、先の実施形態における導体リードのランド６を実装
面側に押出した構成を有している。図はランドの押し出
し加工のための製造工程を示している。先の実施形態に
おいて説明した半導体装置の製造工程において、トラン
スファーモールドの工程の後に、押し出し加工の工程を
行なう。ダイ１２の上に半導体装置１を置き、先端がメ
サ型のポンチ１３をランド６に向けて下ろす。ランド６
は、ダイ１２及びポンチ１３の形状に沿って、パッケー
ジの実装面側に突出する（図７（Ｂ））。突出したラン
ド６の先端を、パッケージの表面と同じか又はそれ以上
に突出させることが好ましい。次いでパッケージをリー
ドフレームから切り離し、突出したランド６上に半田ボ
ール７を移載して、一括リフローにより固定する（同図
（Ｃ））。
【００２４】ランド６のこのような突出加工には、２つ
の利点がある。トランスファーモールドの工程の際に、
ランド６と金型の突起との僅かな隙間に樹脂が流れ込ん
で、ランド６の表面に薄い樹脂の膜ができることがあ
る。先の実施形態においては、この膜を溶剤で溶かす等
して除去する必要がある。突出加工の第１の利点は、溶
剤を用いることなく、樹脂の膜を除去することができる
点である。また、ランド６に突出加工を施さない場合、
ランドの表面は、パッケージの表面よりも奥まった所に
位置している。ランド６の奥まった配置は、リフローに
より半田ボールを溶融させた場合に、ランド6の表面ま
で半田ボールがモールド樹脂の穴に完全に埋め込まれな
い場合がある。そこで、あらかじめその奥まった穴に別
工程で半田を形成しておいたりすることにより対処する
必要があった。突出加工の第2の利点は、半田ボールを
ランド6が露出したモールド樹脂の穴に完全に溶融させ
て埋め込ませることを容易にするという利点がある。
の利点がある。トランスファーモールドの工程の際に、
ランド６と金型の突起との僅かな隙間に樹脂が流れ込ん
で、ランド６の表面に薄い樹脂の膜ができることがあ
る。先の実施形態においては、この膜を溶剤で溶かす等
して除去する必要がある。突出加工の第１の利点は、溶
剤を用いることなく、樹脂の膜を除去することができる
点である。また、ランド６に突出加工を施さない場合、
ランドの表面は、パッケージの表面よりも奥まった所に
位置している。ランド６の奥まった配置は、リフローに
より半田ボールを溶融させた場合に、ランド6の表面ま
で半田ボールがモールド樹脂の穴に完全に埋め込まれな
い場合がある。そこで、あらかじめその奥まった穴に別
工程で半田を形成しておいたりすることにより対処する
必要があった。突出加工の第2の利点は、半田ボールを
ランド6が露出したモールド樹脂の穴に完全に溶融させ
て埋め込ませることを容易にするという利点がある。
【００２５】以上、本発明のいくつかの実施形態を図面
に沿って説明した。しかしながら、本発明の技術的な範
囲は、上記実施形態において示されたものに限定され
ず、特許請求の範囲の記載に基づいてのみ定められるも
のである。チップに対する導体リードの配置として、Ｌ
ＯＣ構造を採ることもできる。この場合、導体リードを
チップの電極パッド上に直接接触させる構成を採用して
もよい。封止前の導体リードに対するチップの支持の問
題がないならば、ダイパッドは必ずしも必要ではない。
に沿って説明した。しかしながら、本発明の技術的な範
囲は、上記実施形態において示されたものに限定され
ず、特許請求の範囲の記載に基づいてのみ定められるも
のである。チップに対する導体リードの配置として、Ｌ
ＯＣ構造を採ることもできる。この場合、導体リードを
チップの電極パッド上に直接接触させる構成を採用して
もよい。封止前の導体リードに対するチップの支持の問
題がないならば、ダイパッドは必ずしも必要ではない。
【００２６】
【発明の効果】本発明によって、既存のリードフレーム
の製造設備を用いて安価にＢＧＡ型の半導体装置を生産
することができる。
の製造設備を用いて安価にＢＧＡ型の半導体装置を生産
することができる。
【００２７】また、従来と同じピッチに加工されたリー
ドフレームを基本として本発明に係る半導体装置を実現
した場合に、半田ボールによりその実装ピッチを広くす
ることができる。十分に広い実装ピッチは、外部基板に
対する実装信頼性を向上させる。
ドフレームを基本として本発明に係る半導体装置を実現
した場合に、半田ボールによりその実装ピッチを広くす
ることができる。十分に広い実装ピッチは、外部基板に
対する実装信頼性を向上させる。
【００２８】放熱用の半田ボールを備えた本発明の半導
体装置においては、さらにチップの放熱を効率的に行な
うことができる。
体装置においては、さらにチップの放熱を効率的に行な
うことができる。
【００２９】導体リード上の半田ボールを固定する領域
を実装面側に突出させた本発明の半導体装置において
は、溶剤を用いることなく該領域上の樹脂膜を除去する
ことができると共に、半田ボールと導体リードとの接触
の確実性を高めることができる。
を実装面側に突出させた本発明の半導体装置において
は、溶剤を用いることなく該領域上の樹脂膜を除去する
ことができると共に、半田ボールと導体リードとの接触
の確実性を高めることができる。
【図１】本発明に係る半導体装置の表面側から見た斜視
図であり、パッケージ材料の一部を取り除いた状態を示
す。
図であり、パッケージ材料の一部を取り除いた状態を示
す。
【図２】図１に示した半導体装置の実装面側から見た斜
視図であり、パッケージ材料の一部を取り除いた状態を
示す。
視図であり、パッケージ材料の一部を取り除いた状態を
示す。
【図３】図１に示した半導体装置の断面図である。
【図４】図３における半田ボールの実装部分を拡大して
示す図である。
示す図である。
【図５】図１の半導体装置に用いられるリードフレーム
の平面図である。
の平面図である。
【図６】放熱用の半田ボールを備えた本発明の他の実施
形態における半導体装置を示す断面図である。
形態における半導体装置を示す断面図である。
【図７】ランドを突出加工した本発明の更に他の実施形
態における半導体装置の製造工程を示す図である。
態における半導体装置の製造工程を示す図である。
【図８】従来のＱＦＰパッケージの半導体装置の断面図
である。
である。
【図９】図８の半導体装置に用いられるリードフレーム
の平面図である。
の平面図である。
１ 半導体装置 ２ ダイパッド ２ａ 腕 ３ 導体リード ４ 半導体集積回路チップ ４ａ 電極パッド ５ 導体ワイヤ ６ ランド ７ 半田ボール １０ 半導体装置 １１ 放熱用半田ボール １２ ダイ １３ ポンチ
Claims (12)
- 【請求項１】 半導体集積回路チップと、 金属製リードフレームにより与えられ、上記半導体集積
回路チップの主面上に形成された電極パッドに対し電気
的に接続される複数の導体リードと、 上記導体リードに固定される半田ボールと、 少なくとも上記半導体集積回路チップを封止する樹脂
と、を備えた半導体装置。 - 【請求項２】 上記導体リードは、上記半田ボールを固
定するのに適した面積を有する半田実装領域を備え、該
領域に半田ボールを固定するようにした請求項１記載の
半導体装置。 - 【請求項３】 隣り合う導体リードの長手方向における
異なる位置に、上記半田実装領域を備えた請求項２記載
の半導体装置。 - 【請求項４】 上記導体リードが上記半導体集積回路チ
ップの外側に位置している請求項１、２又は３記載の半
導体装置。 - 【請求項５】 上記導体リードと同時成形される金属製
リードフレームにより与えられるダイパッドを備え、該
ダイパッド上に上記半導体集積回路チップを固定した請
求項４記載の半導体装置。 - 【請求項６】 上記ダイパッドの上記半導体集積回路チ
ップを固定した面と反対側の面に半田ボールを固定し、
上記半導体集積回路チップから発生する熱を該半田ボー
ルを介して外部へ逃がすようにした請求項５記載の半導
体装置。 - 【請求項７】 上記導体リードの半田実装領域の一部
を、該半田ボールを固定する側へ突出させた請求項２、
３、４、５又は６記載の半導体装置。 - 【請求項８】 上記半田実装領域の半田が固定される面
およびその反対側の面を除いて、上記半導体集積回路チ
ップ、導体リードは実質的にすべての面が樹脂によって
封止されている請求項２、３、４、５、６又は７記載の
半導体装置。 - 【請求項９】 複数の導体リードを含む金属製リードフ
レームを形成する工程と、 半導体集積回路チップの主面上に形成された電極パッド
と上記導体リードとを電気的に接続する工程と、 上記導体リードの一部を除いて、上記半導体集積回路チ
ップ及び導体リードを樹脂により封止する工程と、 樹脂外部に露出した上記導体リードの一部に半田ボール
を固定する工程と、を含む半導体装置の製造方法。 - 【請求項１０】 ダイパッド及び該ダイパッドの周囲に
配置される複数の導体リードを含む金属製リードフレー
ムを形成する工程と、 上記ダイパッド上に半導体集積回路チップを固定する工
程と、 上記半導体集積回路チップの主面上に形成された電極パ
ッドと上記導体リードとを電気的に接続する工程と、 上記導体リードの一部を除いて、上記半導体集積回路チ
ップ、ダイパッド及び導体リードを樹脂により封止する
工程と、 樹脂外部に露出した上記導体リードの一部に半田ボール
を固定する工程と、を含む半導体装置の製造方法。 - 【請求項１１】 上記リードフレームの形成の際に、上
記導体リード上に上記半田ボールを固定するのに適した
面積を有する領域を形成する請求項９又は１０記載の半
導体装置の製造方法。 - 【請求項１２】 上記リードフレームの形成の際に、隣
り合う導体リードの長手方向における異なる位置に、上
記半田ボールを固定するのに適した領域を形成する請求
項１１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329196A JPH10154768A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329196A JPH10154768A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154768A true JPH10154768A (ja) | 1998-06-09 |
Family
ID=18218733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329196A Withdrawn JPH10154768A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154768A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110058A (ja) * | 2001-10-01 | 2003-04-11 | Dainippon Printing Co Ltd | 半導体パッケージ及びその製造方法体装置用回路部材 |
| JP2010199412A (ja) * | 2009-02-26 | 2010-09-09 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
| JP2012074495A (ja) * | 2010-09-28 | 2012-04-12 | Dainippon Printing Co Ltd | 半導体装置 |
| US9263374B2 (en) | 2010-09-28 | 2016-02-16 | Dai Nippon Printing Co., Ltd. | Semiconductor device and manufacturing method therefor |
| JP2016107594A (ja) * | 2014-12-10 | 2016-06-20 | エスアイアイ・セミコンダクタ株式会社 | 樹脂封止用金型とその製造方法、および半導体装置 |
-
1996
- 1996-11-25 JP JP8329196A patent/JPH10154768A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110058A (ja) * | 2001-10-01 | 2003-04-11 | Dainippon Printing Co Ltd | 半導体パッケージ及びその製造方法体装置用回路部材 |
| JP2010199412A (ja) * | 2009-02-26 | 2010-09-09 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 |
| JP2012074495A (ja) * | 2010-09-28 | 2012-04-12 | Dainippon Printing Co Ltd | 半導体装置 |
| US9263374B2 (en) | 2010-09-28 | 2016-02-16 | Dai Nippon Printing Co., Ltd. | Semiconductor device and manufacturing method therefor |
| JP2016107594A (ja) * | 2014-12-10 | 2016-06-20 | エスアイアイ・セミコンダクタ株式会社 | 樹脂封止用金型とその製造方法、および半導体装置 |
| CN105702590A (zh) * | 2014-12-10 | 2016-06-22 | 精工半导体有限公司 | 树脂密封用模具及其制造方法、以及半导体装置 |
| US10850334B2 (en) | 2014-12-10 | 2020-12-01 | Ablic Inc. | Mold for resin sealing a semiconductor chip, and semiconductor device having resin-sealed semiconductor chip |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9130064B2 (en) | Method for fabricating leadframe-based semiconductor package with connecting pads top and bottom surfaces of carrier | |
| US7638879B2 (en) | Semiconductor package and fabrication method thereof | |
| KR100294719B1 (ko) | 수지밀봉형 반도체장치 및 그 제조방법, 리드프레임 | |
| US6642082B2 (en) | Method for manufacturing a resin-sealed semiconductor device | |
| US20120306064A1 (en) | Chip package | |
| KR100271676B1 (ko) | 반도체장치용패키지및반도체장치와그들의제조방법 | |
| JP3478139B2 (ja) | リードフレームの製造方法 | |
| KR19990013363A (ko) | 칩 규모 패키지 및 그 제조 방법 | |
| US6410977B1 (en) | Semiconductor device, circuit board electronic instrument and method of making a semiconductor device | |
| KR100658120B1 (ko) | 필름 기판을 사용한 반도체 장치 제조 방법 | |
| JPH10154768A (ja) | 半導体装置及びその製造方法 | |
| KR100475337B1 (ko) | 고전력칩스케일패키지및그제조방법 | |
| JP4038021B2 (ja) | 半導体装置の製造方法 | |
| JP3616742B2 (ja) | 半導体パッケージ用チップ支持基板 | |
| KR100520443B1 (ko) | 칩스케일패키지및그제조방법 | |
| US11869831B2 (en) | Semiconductor package with improved board level reliability | |
| JP3398556B2 (ja) | 半導体装置の製造方法 | |
| KR100247641B1 (ko) | 적층형 볼 그리드 어레이 패키지 및 그의 제조방법 | |
| JPH07297236A (ja) | 半導体素子実装用フィルムと半導体素子実装構造 | |
| JPH10154766A (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
| KR100195511B1 (ko) | 리드 프레임을 이용한 볼 그리드 어레이 패키지 | |
| JP3063733B2 (ja) | 半導体パッケージ | |
| US8399967B2 (en) | Package structure | |
| JPH0982840A (ja) | Ｐｂｇａ半導体装置 | |
| KR20020057516A (ko) | 방열판을 갖는 볼 그리드 어레이 패키지의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |