JP3616742B2 - 半導体パッケージ用チップ支持基板 - Google Patents

半導体パッケージ用チップ支持基板 Download PDF

Info

Publication number
JP3616742B2
JP3616742B2 JP2000115857A JP2000115857A JP3616742B2 JP 3616742 B2 JP3616742 B2 JP 3616742B2 JP 2000115857 A JP2000115857 A JP 2000115857A JP 2000115857 A JP2000115857 A JP 2000115857A JP 3616742 B2 JP3616742 B2 JP 3616742B2
Authority
JP
Japan
Prior art keywords
support substrate
chip
semiconductor package
semiconductor chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000115857A
Other languages
English (en)
Other versions
JP2000311968A (ja
Inventor
義樹 曽田
浩司 宮田
聡夫 山崎
文男 井上
良明 坪松
英博 中村
康彦 阿波野
茂樹 市村
正己 湯佐
順雄 岩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Sharp Corp
Showa Denko Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd, Sharp Corp, Showa Denko Materials Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2000115857A priority Critical patent/JP3616742B2/ja
Publication of JP2000311968A publication Critical patent/JP2000311968A/ja
Application granted granted Critical
Publication of JP3616742B2 publication Critical patent/JP3616742B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01077Iridium [Ir]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15151Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

【0001】
【発明の属する技術分野】
本発明は、半導体パッケージ用チップ支持基板に関する。
【0002】
【従来の技術】
半導体の集積度が向上するに従い、入出力端子数が増加している。従って、多くの入出力端子数を有する半導体パッケージが必要になった。一般に、入出力端子はパッケージの周辺に一列配置するタイプと、周辺だけでなく内部まで多列に配置するタイプがある。前者は、QFP(Quad Flat Package)が代表的である。これを多端子化する場合は、端子ピッチを縮小することが必要であるが、0.5mmピッチ以下の領域では、配線板との接続に高度な技術が必要になる。後者のアレイタイプは比較的大きなピッチで端子配列が可能なため、多ピン化に適している。従来、アレイタイプは接続ピンを有するPGA(Pin Grid Array)が一般的であるが、配線板との接続は挿入型となり、表面実装には適していない。このため、表面実装可能なBGA(Ball Grid Array)と称するパッケージが開発されている。
【0003】
一方、電子機器の小型化に伴って、パッケージサイズの更なる小型化の要求が強くなってきた。この小型化に対応するものとして、半導体チップとほぼ同等サイズの、いわゆるチップサイズパッケージ(CSP; Chip Size Package)が提案されている。これは、半導体チップの周辺部でなく、実装領域内に外部配線基板との接続部を有するパッケージである。具体例としては、バンプ付きポリイミドフィルムを半導体チップの表面に接着し、チップと金リード線により電気的接続を図った後、エポキシ樹脂などをポッティングして封止したもの(NIKKEI MATERIALS & TECHNOLOGY 94.4,No.140,p18ー19)や、仮基板上に半導体チップ及び外部配線基板との接続部に相当する位置に金属バンプを形成し、半導体チップをフェースダウンボンディング後、仮基板上でトランスファーモールドしたもの(Smallest FlipーChipーLike Package CSP; TheSecond VLSI Packaging Workshop of Japan,p46ー50,1994)などがある。
【0004】
【発明が解決しようとする課題】
しかしながら、従来提案されている半導体パッケージの多くは、小型で高集積度化に対応できかつパッケージクラックを防止し信頼性に優れしかも生産性に優れるものではない。
本発明は、パッケージクラックを防止し信頼性に優れる小型の半導体パッケージの製造を可能とする半導体パッケージ用チップ支持基板を提供するものである。
【0005】
【課題を解決するための手段】
本発明の半導体装置用チップ支持基板は、以下のことを特徴とする。
(1)
A.絶縁性支持基板の一表面には複数の配線が形成されており、前記配線は少なくとも半導体チップ電極とワイヤボンディングによって後に接続するインナー接続部及び半導体チップ搭載領域部を有すものであり、
B.前記絶縁性支持基板には、前記絶縁性支持基板の前記配線が形成されている箇所であって前記インナー接続部と導通するアウター接続部が設けらる箇所に、開口が設けられており、
C.前記配線の半導体チップ搭載領域部を含めて前記半導体チップが搭載される箇所に、後に形成される絶縁性のフィルム状接着材の平板性を維持するための少なくとも1つ以上の金属パターンが形成されている
ことを特徴とする半導体パッケージ用チップ支持基板。
(2)絶縁性支持基板の絶縁性フィルム状接着剤が載置形成される箇所に、少なくとも1個の第一の貫通穴が設けられている(1)記載の半導体パッケージ用チップ支持基板。
(3)絶縁性支持基板には半導体チップ封止用の封止樹脂が被覆される封止領域が設けられ、前記封止領域には少なくとも1個の第二の貫通穴が設けられている(1)又は(2)記載の半導体パッケージ用チップ支持基板。
(4)金属パターンが複数個形成され、相互間の間隔が1ミリメートル以下である(1)〜(3)何れか記載の半導体パッケージ用チップ支持基板。
(5)複数個の金属パターンが、均等配置されてなる(4)記載の半導体パッケージ用チップ支持基板。
【0006】
【発明の実施の形態】
絶縁性支持基板としては、ポリイミド、エポキシ樹脂、ポリイミド等のプラスチックフィルム、ポリイミド、エポキシ樹脂、ポリイミド等のプラスチックをガラス不織布等基材に含浸・硬化したもの等が使用できる。
絶縁性支持基板の一表面に複数の配線を含む金属パターン形成すには、銅箔をエッチングする方法、所定の箇所に銅めっきをする方法、それらを併用する方法等が使用できる。
絶縁性支持基板に外部接続部、第一の貫通穴(貫通穴(a))及び第二の貫通穴(貫通穴(b))などの開口を設けるには、ドリル加工やパンチングなどの機械加工、エキシマレーザや炭酸ガスレーザなどのレーザ加工等により行うことができる。接着性のある絶縁基材等に開口部をあらかじめ設けておいてそれを銅箔等の配線形成用金属箔と張り合わせる方法、銅箔付きまたはあらかじめ配線が形成された絶縁基材に開口部を設ける方法、それらを併用する等が可能である。
インナー接続部と導通するアウター接続部の絶縁性支持基板開口部にハンダボール、めっき等によりバンプ等を形成することにより作成することが出来る。これは、外部の基板等に接続される。
金属パターンとは、アウター接続部、インナー接続部とアウター接続部とを結ぶ展開配線、展開配線間を結ぶ配線、それらとは独立のダミーパターン、位置合わせ用マーク、文字・符号等を含む何らかの所定のパターンである。
金属パターンは任意であるが、特に接着フィルム搭載領域はできるだけ均一に配置されていることが好ましい。具体的には、絶縁性フィルム状接着材が形成される領域の絶縁性支持基板には任意の点からその任意の点を含む半径1ミリメートルの範囲に少なくとも1つ以上の配線が形成されているように配線が配置されていることが好ましい。ここで配線とは、アウター接続部、インナー接続部とアウター接続部とを結ぶ展開配線、展開配線間を結ぶ配線、それらとは独立のダミーパターン、位置合わせ用マーク、文字・符号等などをを含んでいる。
【0007】
絶縁性のフィルム状接着材は、半導体チップ接続のためのダイボンド材であり、化1
【化1】
Figure 0003616742
(ただし、n=2〜20の整数を示す。)
で表されるテトラカルボン酸二無水物(1)の含量が全テトラカルボン酸二無水物の70モル%以上であるテトラカルボン酸二無水物と、ジアミンを反応させて得られるポリイミド樹脂、更にエポキシ樹脂等の熱硬化性樹脂からなるフィルム接着材がよい。更にこれにシリカ、アルミナ、等の無機物質フィラーを含有してなるフィルム状接着材がより好ましい。厚みについては、絶縁性を確保できる限り薄くしたほうがパッケージ基板の半田ボール搭載、基板へのパッケージ搭載等におけるリフロー工程での不良が低減する。接着前の接着フィルムの厚みとしては、0.005mm以上かつ0.030mm以下が好ましく、あらゆる基材、配線パターン等に対して安定した耐リフロー性及び絶縁性を示す厚みとして0.01mm以上かつ0.020mm以下の範囲がより好ましい。
貫通穴(a)は、接着フィルム搭載領域に少なくとも1個以上形成される。穴径は特に問わないが、例えば、0.001mm以上かつ1.0mmなどが選択される。配置も特に問わないが、なるべく均等に複数個配置されていることが好ましく、これらの穴径、配置は必要な配線パターンに応じて選択される。
貫通穴(b)は、後工程で用いられる封止樹脂と接する部分(ただし、パッケージとして有効な部分であり、樹脂を注入するためのライナー部などは含まない)に少なくとも1個以上形成される。穴径は特に問わないが、例えば0.001mm以上かつ1.0mm以下の径が選択される。配置も特に問わないが、特に、コーナー部、周辺部等に形成しておくことが効果的である。形状は、矩形、一体L字型、円形などがある。複数の穴を封止材コーナ部にL字型等に配置して、全体として効果をもたせる方法もある。
【0008】
本発明の半導体パッケージ用チップ支持基板を使用して半導体パッケージを製造するには、本発明の半導体パッケージ用チップ支持基板のフィルム状接着材の面に半導体チップを接着し、半導体チップ電極を支持基板のインナー接続部とワイヤーボンディング等により接続し、半導体チップの少なくとも半導体チップ電極面を樹脂封止し、支持基板に設けられた開口にインナー接続部と導通するアウター接続部(例えばハンダバンプ等)を設けることにより半導体パッケージを製造することが出来る。
【0009】
【実施例】
図1により、本発明の一実施例について説明する。
ポリイミド接着剤をポリイミドフィルムの両面に塗布した、厚さ0.07mmのポリイミドボンディングシート1に、アウター接続部2及び貫通穴(a)3、貫通穴(b)4を形成する。貫通穴(a)3及び貫通穴(b)4はそれぞれ、後の工程で絶縁性接着材が形成される箇所及び封止材と接する箇所に形成されている。次に厚さ0.018mmの銅箔(日本電解製、商品名:SLPー18)を接着後、インナー接続部5とアウター接続部2までの展開配線6及びダミーパターン7(これら2、5、6をまとめて金属パターンと称す)を通常のエッチング法で形成する。さらに、露出している配線に無電解ニッケルめっき(膜厚:5μm)、無電解金めっき(膜厚:0.8μm)を順次施す(不図示)。ここでは、無電解めっきを使用したが、電解めっきを用いてもよい。次に打ち抜き金型を用いてフレーム状に打ち抜き、複数組のインナー接続部、展開配線、アウター接続部を形成した支持基板を準備する(図1a)。支持基板の作製方法として市販の2層(銅/ポリイミド)フレキシブル基板のポリイミドを、レーザ加工によりアウター接続部穴等を形成する方法でもよい。
次に支持基板の半導体チップ搭載領域に、ダイボンドフィルム8(日立化成工業株式会社製、商品名:DFー335、厚み0.015mm)を仮接着する(図1b)。仮接着の条件は接着材の組成にもよるが、例えば温度160℃、時間5秒、圧力3kgf/cmなどが用いられる。
図2にここまでの工程で作製した半導体パッケージ用チップ支持基板の平面配置図の一例を示す。本例のようにインナー端子がチップの両端に配置されている場合のみならず、4辺側に配置されていている等でもかまわない。
次に、先ほど仮接着したダイボンドフィルムを用いて、半導体チップ9を支持基板の所定の位置に接着する。接着条件は、例えば温度220℃、時間5秒、圧力300gf/cmである。さらに、半導体チップ電極とインナー接続部5を 、金ワイヤ10をボンディングして電気的に接続する(図1c)。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂11(日立化成工業(株)製、商品名:CLー7700)を用いて各々封止する(図1d)。その後、アウター接続部にはんだボール12を配置し溶融させ
(図1e)、最後にパンチにより個々のパッケージに分離させる(図1f)。
本実施例では0.015mm厚のダイボンドフィルムを用いたが、比較のためダイボンド厚を変えたサンプルを作製し、吸湿リフロー試験(試験条件、温度:30℃、湿度:75%、96時間放置後、温度:230℃、IRリフローを2サイクル)を実施した。その結果、厚み0.030mm以下であれば、良好な耐リフロー性(リフローによる剥離、膨れ、内部クラックがない)を示すことがわかった。また、同様に厚みを変えたサンプルを恒温恒湿槽(条件、温度:85℃、湿度:85%)に放置し配線間(ライン/スペース:0.040/0.040mm)の絶縁抵抗を調べた結果、ダイボンドフィルムの厚みが0.005mm未満になると1000時間後の絶縁抵抗が急激に低下し、初期1012オームに対して試験後10オーム以下になり、ダイボンドフィルムの厚み0.005mm以上 では初期1012オーム以上、試験後1012オーム以上で絶縁抵抗の低下が見られなかった。したがって、ダイボンドフィルムの厚みとしては0.005mm以上かつ0.030mm以下であることが望ましい。
また、比較のためダミーパターン7を設けてないサンプルを作製し、本実施例で作製したサンプルとともに前述の吸湿リフロー試験を実施した。その結果、ダミーパターンを設けてないサンプルでは、耐リフロー性を満足できなかった。
また、比較のため貫通穴(a)3、貫通穴(b)4のないサンプルを作製し、本実施例で作製したサンプルとともに前述の吸湿リフロー試験を実施した。その結果、いずれの貫通穴を設けてないサンプルでも耐リフロー性を完全に満足しなかった。
【0010】
【発明の効果】
半導体パッケージを、
a.絶縁性支持基板の一表面に複数組の配線(少なくとも半導体チップ電極と接続するインナー接続部及び半導体チップ搭載領域部を有す)を形成し、
b.絶縁性支持基板の、絶縁性支持基板の配線が形成されている箇所であってインナー接続部と導通するアウター接続部が設けらる箇所に開口を設け、
c.配線の半導体チップ搭載領域部を含めて半導体チップが搭載される箇所に接着材を形成し、
d.半導体チップを、支持基板のインナー接続部が設けられている面に接着材を用いて接着し、
e.半導体チップ電極を基板のインナー接続部とワイヤーボンディングにより接続し、
f.半導体チップの少なくとも半導体チップ電極面を樹脂封止して
製造する場合、支持基板の半導体チップ搭載領域に露出した配線があるので、通常のペースト状接着材(銀ペースト、無銀ペースト)を使用すると、半導体チップと配線がショートしてしまう恐れがある。このため半導体チップ搭載領域にレジスト等の絶縁材料を塗布した構造や、絶縁フィルムを貼った構造となるが、構造では多くの材料界面ができ、また接着材のペーストが半導体チップ接着時にボイドを混入しやすいため、吸湿リフロー試験で剥離やパッケージクラックが発生しやすく、信頼性を落とす原因になる。
また、配線パターンを均等にするために必要に応じてダミーパターンを配置するとよい。これにより、配線が疎な部分の絶縁性接着フィルムの陥没を防止でき、絶縁性接着フィルムの平板性を維持して、チップと絶縁性接着フィルムとの間に空隙部が生じることを防止し、したがって、接着フィルムとチップとの接着性を向上させることができる。これにより、耐リフロー性や長期信頼性を向上させることができる。
さらに、接着フィルム厚みを0.030mm以下と薄くすることでパッケージ内部の吸湿の原因となる物質の体積を極力少なし、耐リフロー性を上げることができる。ただし、絶縁抵抗の確保の観点から、厚みとして0.005mm以上は必要であった。そして、このように絶縁フィルム厚0.005mm以上0.030mm以下とすることによって信頼性の高いパッケージが得られる。このような膜厚の正確な制御はフィルム状接着材を用いることによって達成が容易になる。
さらに、絶縁性支持基板のフィルム状接着材が形成されている箇所に貫通穴
(a)は、絶縁基板にフィルム状接着剤を接着する際に、フィルム状接着材と絶縁基板の間に空気をだきこむのを防止する。空気を抱込んだままチップを搭載して封止すると、前述のリフロー工程において剥離やクラック等が生じて信頼性を落とす原因となる。またこの貫通穴は、リフロー工程においてその工程以前に接着フィルム等が吸湿した水分をこの貫通穴から適正に放出させ、パッケージ内部で発生する剥離やクラックなどを防止できる。
さらに、絶縁性支持基板の封止樹脂と接する箇所に少なくとも一つ以上の貫通穴(b)を設けることにより、封止工程で封止樹脂の一部がながれ支持基板と封止材との接着性を上げる効果がある。これにより、耐リフロー性や長期信頼性、封止後のハンドリング性を向上させることができる。
したがって、本発明によりパッケージクラックを防止し信頼性の高い小型半導体パッケージの製造が可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例を説明するための、半導体パッケージ製造工程を示す断面図である。
【図2】本発明の一実施例の半導体パッケージ用チップ支持基板の平面図である。
【符号の説明】
1.ポリイミドボンディングシート 2.アウター接続部
3.貫通穴(a) 4.貫通穴(b)
5.インナー接続部 6.展開配線
7.ダミーパターン 8.ダイボンドフィルム
9.半導体チップ 10.金ワイヤ
11.半導体封止用エポキシ樹脂 12.はんだボール
13.接着フィルム搭載領域 14.封止領域

Claims (5)

  1. A.絶縁性支持基板の一表面には複数の配線が形成されており、前記配線は少なくとも半導体チップ電極とワイヤボンディングによって後に接続するインナー接続部及び半導体チップ搭載領域部を有すものであり、
    B.前記絶縁性支持基板には、前記絶縁性支持基板の前記配線が形成されている箇所であって前記インナー接続部と導通するアウター接続部が設けらる箇所に、開口が設けられており、
    C.前記配線の半導体チップ搭載領域部を含めて前記半導体チップが搭載される箇所に、後に形成される絶縁性のフィルム状接着材の平板性を維持するための少なくとも1つ以上の金属パターンが形成されている
    ことを特徴とする半導体パッケージ用チップ支持基板。
  2. 絶縁性支持基板の絶縁性フィルム状接着材が載置形成される箇所に、少なくとも1個の第一の貫通穴が設けられている請求項1記載の半導体パッケージ用チップ支持基板。
  3. 絶縁性支持基板には半導体チップ封止用の封止樹脂が被覆される封止領域が設けられ、前記封止領域には少なくとも1個の第二の貫通穴が設けられている請求項1又は2記載の半導体パッケージ用チップ支持基板。
  4. 金属パターンが複数個形成され、相互間の間隔が1ミリメートル以下である請求項1〜3何れか記載の半導体パッケージ用チップ支持基板。
  5. 複数個の金属パターンが、均等配置されてなる請求項4記載の半導体パッケージ用チップ支持基板。
JP2000115857A 1996-07-31 2000-04-12 半導体パッケージ用チップ支持基板 Expired - Fee Related JP3616742B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000115857A JP3616742B2 (ja) 1996-07-31 2000-04-12 半導体パッケージ用チップ支持基板

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8-201906 1996-07-31
JP20190696 1996-07-31
JP2000115857A JP3616742B2 (ja) 1996-07-31 2000-04-12 半導体パッケージ用チップ支持基板

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP20454697A Division JP3143081B2 (ja) 1996-07-31 1997-07-30 半導体パッケ−ジ用チップ支持基板、半導体装置及び半導体装置の製造法

Publications (2)

Publication Number Publication Date
JP2000311968A JP2000311968A (ja) 2000-11-07
JP3616742B2 true JP3616742B2 (ja) 2005-02-02

Family

ID=34227921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000115857A Expired - Fee Related JP3616742B2 (ja) 1996-07-31 2000-04-12 半導体パッケージ用チップ支持基板

Country Status (1)

Country Link
JP (1) JP3616742B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685082B (zh) * 2017-03-08 2020-02-11 聯發科技股份有限公司 半導體封裝

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4696368B2 (ja) * 2001-02-09 2011-06-08 日立化成工業株式会社 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法
JP3666462B2 (ja) 2002-03-11 2005-06-29 セイコーエプソン株式会社 半導体装置の製造方法
KR100827388B1 (ko) * 2006-12-19 2008-05-07 주식회사 씨오엘테크 반도체 패키지의 제조방법
JP4527105B2 (ja) * 2006-12-26 2010-08-18 シャープ株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685082B (zh) * 2017-03-08 2020-02-11 聯發科技股份有限公司 半導體封裝

Also Published As

Publication number Publication date
JP2000311968A (ja) 2000-11-07

Similar Documents

Publication Publication Date Title
US6064111A (en) Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package
US7042072B1 (en) Semiconductor package and method of manufacturing the same which reduces warpage
JP2011146751A (ja) 半導体パッケージの製造法及び半導体パッケージ
JP2003007916A (ja) 回路装置の製造方法
JP3616742B2 (ja) 半導体パッケージ用チップ支持基板
JP3143081B2 (ja) 半導体パッケ−ジ用チップ支持基板、半導体装置及び半導体装置の製造法
JP3915226B2 (ja) 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ
JP3661822B2 (ja) 半導体パッケ−ジ用チップ支持基板
JP3247638B2 (ja) 半導体パッケ−ジ用チップ支持基板、半導体装置及び半導体装置の製造法
JP3293753B2 (ja) 半導体パッケージ用チップ支持基板及びこれを用いた半導体パッケージ
JP3314142B2 (ja) 半導体パッケージの製造方法
JP3448010B2 (ja) 半導体パッケージ用チップ支持基板
JPH10154768A (ja) 半導体装置及びその製造方法
JP3394875B2 (ja) 半導体装置用チップ支持基板
JP3393026B2 (ja) 半導体パッケ−ジ用チップ支持基板
JP3826458B2 (ja) ダイボンディング材を接着する方法
JP3445895B2 (ja) 半導体パッケ−ジ用チップ支持基板
JP3599142B2 (ja) 半導体パッケ−ジの製造法
KR100498175B1 (ko) 반도체패키지용칩지지기판,반도체패키지및반도체패키지의제조법
JP3386967B2 (ja) 基板の検査法
KR100520443B1 (ko) 칩스케일패키지및그제조방법
JP3951407B2 (ja) 半導体チップ搭載用部材の製造法および半導体装置の製造方法
JP3560142B2 (ja) 半導体パッケ−ジ用チップ支持基板の製造方法、及び半導体パッケ−ジ用チップ支持基板を用いた半導体パッケージとその製造法
JP2000114414A (ja) 半導体パッケージおよびその製造方法
JP3685203B2 (ja) 半導体素子搭載用基板

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A132

Effective date: 20040302

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041012

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041108

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081112

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 4

Free format text: PAYMENT UNTIL: 20081112

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091112

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees