JPH01220837A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01220837A JPH01220837A JP4656688A JP4656688A JPH01220837A JP H01220837 A JPH01220837 A JP H01220837A JP 4656688 A JP4656688 A JP 4656688A JP 4656688 A JP4656688 A JP 4656688A JP H01220837 A JPH01220837 A JP H01220837A
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- 239000011347 resin Substances 0.000 claims abstract description 8
- 229920005989 resin Polymers 0.000 claims abstract description 8
- 238000007789 sealing Methods 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にリードフレー
ム上に半導体集積回路チップを搭載してパンケージ封止
した半導体集積回路装置に関する。
ム上に半導体集積回路チップを搭載してパンケージ封止
した半導体集積回路装置に関する。
従来のリードフレームを用いているパッケージにおける
半導体集積回路搭載法を第４図に示す。
半導体集積回路搭載法を第４図に示す。
第４図（ａ）はパッケージ前の平面図、同図（ｂ）はパ
ッケージ後の同図（ａ）のＣ−Ｃ線に沿う断面図である
。
ッケージ後の同図（ａ）のＣ−Ｃ線に沿う断面図である
。
この半導体集積回路装置はリードフレーム１のチップ搭
載部１ａの上面にチップ２を搭載し、このチップ２をボ
ンディング線４によりリード１ｂに電気接続している。
載部１ａの上面にチップ２を搭載し、このチップ２をボ
ンディング線４によりリード１ｂに電気接続している。
そして、これらチップ２等を樹脂６により封止してパッ
ケージを構成している。
ケージを構成している。
上述した従来の半導体集積回路装置では、リードフレー
ムの一面に１つの半導体集積回路チップを搭載している
ので、この半導体集積回路装置をプリント板等に実装し
たときには、１つのチップの占める面積の数倍の実装面
積を必要とし、この結果プリント板上の実装密度が上が
らないという問題がある。
ムの一面に１つの半導体集積回路チップを搭載している
ので、この半導体集積回路装置をプリント板等に実装し
たときには、１つのチップの占める面積の数倍の実装面
積を必要とし、この結果プリント板上の実装密度が上が
らないという問題がある。
本発明はプリント板における実装密度を向上できる半導
体集積回路装置を提供することを目的としている。
体集積回路装置を提供することを目的としている。
〔課題を解決するための手段］
本発明の半導体集積回路装置は、リードフレームのチッ
プ搭載部の上、下面に夫々半導体集積回路チップを搭載
し、このチップとリードフレームのリードとを夫々ボン
ディング線で電気接続し、かつこれらを樹脂等によりパ
ッケージ封止している。
プ搭載部の上、下面に夫々半導体集積回路チップを搭載
し、このチップとリードフレームのリードとを夫々ボン
ディング線で電気接続し、かつこれらを樹脂等によりパ
ッケージ封止している。
上述した構成では、１つのリードフレームに２つの半導
体集積回路チップを搭載し、半導体集積回路装置をプリ
ント板に実装した際の実質的な密度を２倍に向上できる
。
体集積回路チップを搭載し、半導体集積回路装置をプリ
ント板に実装した際の実質的な密度を２倍に向上できる
。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例を示し、同図（ａ）はパッ
ケージ前の平面図、同図（ｂ）はパッケージ後の同図（
ａ）のＡ−Ａ線に沿う断面図である。
ケージ前の平面図、同図（ｂ）はパッケージ後の同図（
ａ）のＡ−Ａ線に沿う断面図である。
図において、１はリードフレームであり、このリードフ
レーム１のチップ搭載部１ａの上面には−の半導体集積
回路チップ２が搭載され、ボンディング線４によってリ
ードフレーム１のリードｌｂの上面に電気接続されてい
る。また、前記チップ搭載部１ａの裏面には他の半導体
集積回路チップ３が搭載され、ボンディング線５によっ
てリード１ｂとは異なるり−Ｆ’ １ ｃの下面に電気
接続されている。
レーム１のチップ搭載部１ａの上面には−の半導体集積
回路チップ２が搭載され、ボンディング線４によってリ
ードフレーム１のリードｌｂの上面に電気接続されてい
る。また、前記チップ搭載部１ａの裏面には他の半導体
集積回路チップ３が搭載され、ボンディング線５によっ
てリード１ｂとは異なるり−Ｆ’ １ ｃの下面に電気
接続されている。
そして、これらチップ２，３．リードフレーム１のチッ
プ搭載部１ａ及びリードｌｂ、ｌｃ、ポンディング線４
．５は樹脂６等により封止され、パッケージが構成され
る。なお、前記チップ２゜３は同種或いは異種のいずれ
でもよい。
プ搭載部１ａ及びリードｌｂ、ｌｃ、ポンディング線４
．５は樹脂６等により封止され、パッケージが構成され
る。なお、前記チップ２゜３は同種或いは異種のいずれ
でもよい。
この構成によれば、１つのパッケージの内部に２つのチ
ップを搭載した半導体集積回路装置が構成されるため、
この半導体集積回路装置をプリント板等に実装した際に
は、１つの実装スペースで２つのチップを実装したのと
同等の効果を得ることができ、プリント板における実装
密度を２倍に向上することができる。
ップを搭載した半導体集積回路装置が構成されるため、
この半導体集積回路装置をプリント板等に実装した際に
は、１つの実装スペースで２つのチップを実装したのと
同等の効果を得ることができ、プリント板における実装
密度を２倍に向上することができる。
ここで、第２図に平面図を示すように、上側のチップ２
のボンディング線４と、下側のチップ３のボンディング
線５を夫々同じリード１ｂやｌｃの上面、下面に夫々接
続するようにしてもよい。
のボンディング線４と、下側のチップ３のボンディング
線５を夫々同じリード１ｂやｌｃの上面、下面に夫々接
続するようにしてもよい。
これは、例えば電源ラインや接地ラインをチップに接続
する場合に適用できる。
する場合に適用できる。
また、この構成により２つのチップ２．３を内装したの
にもかかわらず、半導体集積回路装置として必要とされ
るリード数を減らすことができ、プリント板上の実装密
度を一層向上することができる。
にもかかわらず、半導体集積回路装置として必要とされ
るリード数を減らすことができ、プリント板上の実装密
度を一層向上することができる。
第３図は本発明の第２実施例を示し、同図（ａ）はパッ
ケージ前の平面図、同図（ｂ）はパンケージ後の同図（
ａ）のＢ−Ｂ線に沿う断面図である。
ケージ前の平面図、同図（ｂ）はパンケージ後の同図（
ａ）のＢ−Ｂ線に沿う断面図である。
この実施例は、リードフレームＩＡに２つのチップ搭載
部１ａ、ｌａ’を有し、各チップ搭載部の上面にチップ
２，２′を搭載し、各チップ搭載部の下面にチップ３．
３′を搭載している。そして、チップ２．２′はボンデ
ィング線４．４′によってリードｌｂ、ｌｂ’の上面に
電気接続され、チップ３，３′はボンディング線５．５
′によってリードｌｃ、ｌｃ’の下面に電気接続されて
いる。そして、これらは樹脂６により一体的に封止され
、パッケージが形成される。
部１ａ、ｌａ’を有し、各チップ搭載部の上面にチップ
２，２′を搭載し、各チップ搭載部の下面にチップ３．
３′を搭載している。そして、チップ２．２′はボンデ
ィング線４．４′によってリードｌｂ、ｌｂ’の上面に
電気接続され、チップ３，３′はボンディング線５．５
′によってリードｌｃ、ｌｃ’の下面に電気接続されて
いる。そして、これらは樹脂６により一体的に封止され
、パッケージが形成される。
この構成によれば、１枚のリードフレームの上面に２つ
、下面に２つと合計４つのチップを搭載することが可能
であり、リードフレームの両面を利用していることによ
り、前記第１実施例と同様にプリント板上への実装密度
を向上できる。
、下面に２つと合計４つのチップを搭載することが可能
であり、リードフレームの両面を利用していることによ
り、前記第１実施例と同様にプリント板上への実装密度
を向上できる。
更に、この実施例では、これまで１つであったリードフ
レームの一方の面のチップを２つに分割することにより
、２つのチップの間にもバンドを作ることができるため
多ビンチップのサイズ拡大を抑制する効果もある。
レームの一方の面のチップを２つに分割することにより
、２つのチップの間にもバンドを作ることができるため
多ビンチップのサイズ拡大を抑制する効果もある。
なお、この実施例においても各チップは同種或いは異種
のものを搭載できることは言うまでもない。
のものを搭載できることは言うまでもない。
〔発明の効果〕
以上説明したように本発明は、リードフレームのチップ
搭載部の上、下面に夫々半導体集積回路チップを搭載し
ているので、１つの半導体集積回路装置の面積で２つの
半導体集積回路チップを実装できることになり、プリン
ト板上の実装密度を向上できる効果がある。
搭載部の上、下面に夫々半導体集積回路チップを搭載し
ているので、１つの半導体集積回路装置の面積で２つの
半導体集積回路チップを実装できることになり、プリン
ト板上の実装密度を向上できる効果がある。
第１図は本発明の第１実施例を示し、同図（ａ）はパッ
ケージ前の平面図、同図（ｂ）はパッケージ後における
第１図（ａ）のＡ−Ａ線に沿う断面図、第２図は変形例
を示すパッケージ前の平面図、第３図は本発明の第２実
施例を示し、同図（ａ）はパッケージ前の平面図、同図
（ｂ）はパッケージ後における第３図（ａ）のＢ−Ｂ線
に沿う断面図、第４図は従来構造を示し、同図（ａ）は
パッケージ前の平面図、同図（ｂ）はパッケージ後にお
ける第４図（ａ）のＣ−Ｃ線に沿う断面図である。 １・・・リードフレーム、ｌａ、ｌａ’ ・・・チップ
搭載部、１ ｂ、 １ ｂ’ 、 １ ｃ、 １
ｃ’ ・・・リード、２．２’ 、３．３’・・・半
導体集積回路チップ、４．４’、５．５’・・・ボンデ
ィング線、６・・・樹脂（パッケージ）。 第１図 （ｂ） 第２図 １ａ １ｂ ５”７゜ 第３図 （ａ）
ケージ前の平面図、同図（ｂ）はパッケージ後における
第１図（ａ）のＡ−Ａ線に沿う断面図、第２図は変形例
を示すパッケージ前の平面図、第３図は本発明の第２実
施例を示し、同図（ａ）はパッケージ前の平面図、同図
（ｂ）はパッケージ後における第３図（ａ）のＢ−Ｂ線
に沿う断面図、第４図は従来構造を示し、同図（ａ）は
パッケージ前の平面図、同図（ｂ）はパッケージ後にお
ける第４図（ａ）のＣ−Ｃ線に沿う断面図である。 １・・・リードフレーム、ｌａ、ｌａ’ ・・・チップ
搭載部、１ ｂ、 １ ｂ’ 、 １ ｃ、 １
ｃ’ ・・・リード、２．２’ 、３．３’・・・半
導体集積回路チップ、４．４’、５．５’・・・ボンデ
ィング線、６・・・樹脂（パッケージ）。 第１図 （ｂ） 第２図 １ａ １ｂ ５”７゜ 第３図 （ａ）
Claims (1)
- １、リードフレームのチップ搭載部の上、下面に夫々半
導体集積回路チップを搭載し、このチップとリードフレ
ームのリードとを夫々ボンディング線で電気接続し、か
つこれらを樹脂等によりパッケージ封止したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4656688A JPH01220837A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4656688A JPH01220837A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220837A true JPH01220837A (ja) | 1989-09-04 |
Family
ID=12750869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4656688A Pending JPH01220837A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220837A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5295045A (en) * | 1990-11-14 | 1994-03-15 | Hitachi, Ltd. | Plastic-molded-type semiconductor device and producing method therefor |
| EP0680086A3 (en) * | 1994-04-15 | 1997-05-02 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method for this semiconductor device. |
| US5689135A (en) * | 1995-12-19 | 1997-11-18 | Micron Technology, Inc. | Multi-chip device and method of fabrication employing leads over and under processes |
| KR100239684B1 (ko) * | 1991-12-17 | 2000-01-15 | 김영환 | 멀티칩패키지(mcp) 제작방법 및 그 구조 |
| US6879028B2 (en) | 2003-02-21 | 2005-04-12 | Freescale Semiconductor, Inc. | Multi-die semiconductor package |
-
1988
- 1988-02-29 JP JP4656688A patent/JPH01220837A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5295045A (en) * | 1990-11-14 | 1994-03-15 | Hitachi, Ltd. | Plastic-molded-type semiconductor device and producing method therefor |
| KR100239684B1 (ko) * | 1991-12-17 | 2000-01-15 | 김영환 | 멀티칩패키지(mcp) 제작방법 및 그 구조 |
| EP0680086A3 (en) * | 1994-04-15 | 1997-05-02 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method for this semiconductor device. |
| US5689135A (en) * | 1995-12-19 | 1997-11-18 | Micron Technology, Inc. | Multi-chip device and method of fabrication employing leads over and under processes |
| US5898220A (en) * | 1995-12-19 | 1999-04-27 | Micron Technology, Inc. | Multi-chip device and method of fabrication employing leads over and under processes |
| US6879028B2 (en) | 2003-02-21 | 2005-04-12 | Freescale Semiconductor, Inc. | Multi-die semiconductor package |
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