KR940008023A - 집적 회로 디바이스의 전기적 잡음을 감소시키기 위한 구조물 및 이의 감소 방법 - Google Patents

집적 회로 디바이스의 전기적 잡음을 감소시키기 위한 구조물 및 이의 감소 방법 Download PDF

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Abstract

칩 팩키지 구조물(50)은 리드 프레임(26) 하부에서, 제1 유전 상수를 갖는 제1팩키지 물질(28) 및 제2 유전 상수를 갖는 제2 팩키지 물질 (32)를 결합함으로써 다수의 결합된 비트라인(14 및 16)내에 상이한 전거적 결합을 방지하고, 제1 팩키지 물질(28) 및 팩키지 물질(32)가 리드 프레임(26)과 다수의 비트라인(14 및 16)의 상이한 전기적 결합을 방지하기 위해 제1 및 제2 유전 상수에 의해 각 비트라인(14 및 16)에 리드 프레임(26)을 거의 동일하게 결합할 수 있도록 다수의 결합된 비트 라인(14 및 16)을 노출시키기 위해 구성된다.

Description

직접 회로 디바이스의 전기적 잡음을 감소시키기 위한 구조물 및 이의 감소 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 예시적인 직접회로 칩의 구조물 내의 비트 라인 쌍 상의 유전체 경제부의 평면도.
제2도는 양호한 실시예에 따른 상이한 결합을 설명하기 위한 제1도의 비트라인 쌍의 구조물의 측면도.
제3도는 비트 라인 쌍 상의 지그재그 유전체 경계부를 포함하는 양호한 실시예의 평면도이고,
제4도는 양호한 실시예의 소정의 발명 개념을 나타내기 위하여 직접 회로 칩 내의 다수의 비트 라인을 포함하는 양호한 실시예의 평면도.
제5도는 본 발명의 개념과 일치가능한 수직 경계부 구조물의 예를 도시한 도면.

Claims (11)

  1. 다수의 결합된 비트 라인과의 상이한 전기적 결합을 방지하기 위한 칩 팩키지 구조물에 있어서, 집적 회로 칩의 표면 근처에 있는 다수의 결합된 비트 라인과 전기적으로 결합된 리드 프레임을 갖는 집적 회로 칩, 상기 반도체 표면의 제1부분을 커버하는 제1 유전 상수를 갖고, 상기 다수의 결합된 비트 라인과 상기 리드 프레임 사이에 결합된 제1 팩키지 물질, 및 상기 표면의 제2 부분을 커버하는 제2 유전 상수를 갖고, 상기 다수의 비트라인과 상기 리드 프레임 사이에 결합된 제2 팩키지 물질을 포함하고, 상기 제1팩키지 물질 및 상기 제2팩키지 물질이 상기 리드 프레임과의 상기 다수의 결합된 비트 라인의 상이한 전기적 결합을 방지함으로써 상기 제1 유전 상수 및 상기 제2 유전 상수에 의해 각 비트 라인을 상기 리드 프레임에 거의 동일하게 결합할 수 있도록 상기 다수의 비트 라인을 각각 노출시키기 위해 상기 다수의 결합된 비트 라인과 결합하는 것을 특징으로 하는 칩 팩키지 구조물.
  2. 제1항에 있어서, 상기 제1팩키지 물질이 폴리이미드 테이프를 포함하는 것을 특징으로 하는 구조물,
  3. 제2항에 있어서, 상기 제1 유전 상수가 약 3.5인 것을 특징으로 하는 구조물.
  4. 제1항에 있어서, 상기 제2팩키지 물질이 몰딩 화합물이고, 상기 제2 유전 상수가 약5.0인 것을 특징으로 하는 구조물.
  5. 제1항에 있어서, 상기 제1 팩키지 물질 및 상기 제2 팩키지 물질이 지그재그 형태를 갖는 수직 경계부를 형성하도록 결합되는 것을 특징으로 하는 구조물.
  6. 제1항에 있어서, 상기 제1 팩키지 물질 및 상기 제2팩키지 물질이 상기 다수의 결합된 비트 라인 상의 사인파 형태를 갖는 수직 경계부를 형성하기 위햐여 결합되는 것을 특징으로 하는 구조물.
  7. 칩 팩키지 구조물과의 다수의 결합된 비트의 상이한 전기적 결합을 방지하기 위한 방법에 있어서, 상기 직접회로 칩의 표면 근처에 있는 집적 회로 칩의 다수의 결합된 비트라인과 리드 프레임을 전기적으로 결합하는 단계, 제1 유전 상수를 갖는 제1 팩키지 물질로 상기 표면의 제1 부분을 커버하고, 상기 다수의 결합된 비트 라인과 상기 리드 프레임 사이에 상기 제1 팩키지 물질을 배치하는 단계, 제2 유전 상수를 갖는 제2 팩키지 물질로 상기 표면의 제2 부분을 커버하고, 상기 다수의 결합된 비트 라인과 상기 리드 프레임 사이에 상기 제2 팩키지 물질을 배치하는 단계, 및 상기 리드 프레임과의 상기 다수의 결합된 비트 라인의 상이한 결합을 방지함으로써 상기 제1유전 상수 및 상기 제2 유전 상수에 의해 각 비트 라인을 상기 리드 프레임에 거의 동일하게 결합하게 할 수 있도록 상기 다수의 비트 라인을 각각 노출시키기 위해 상기 다수의 결합된 비트 라인과 상기 제1 팩키지 물질 및 상기 제2 팩키지 물질을 결합시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 제1 유전 상수가 3.5에 근사하도록 폴리이미드 테이프의 상기 제1 팩키지 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제7항에 있어서, 상기 유전 상수가 5.0에 근사하도록 몰딩 화합물로 상기 제2 팩키지 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, 상기 다수의 결합된 비트 라인 상에 수직 경계부를 지그재그 형태로 형성하기 위하여 상기 제1 팩키지 물질 및 상기 제2 팩티지 물질을 결합하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제8항에 있어서, 상기 다수의 결합된 비트 라인 상에 수직 경계부를 사인파 형태로 형성하기 위하여 상기 제1 팩키지 물질 및 상기 제2 팩키지 물질을 결합하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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