KR100281986B1 - 집적 회로 디바이스의 전기적 잡음을 감소시키기 위한 구조물 및 이의 감소 방법 - Google Patents
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Abstract
칩 팩키지 구조물(50)은 리드 프레임(26) 하부에서, 제1 유전 상수를 갖는 제1 팩키지 물질(28) 및 제2 유전 상수를 갖는 제2 팩키지 물질(32)를 결합함으로써, 복수의 결합된 비트 라인들(14 및 16) 내의 상이한 전기적 결합을 방지하고, 제1 팩키지 물질(28) 및 제2 팩키지 물질(32)가 리드 프레임(26)과 다수의 비트 라인(14 및 16)의 상이한 전기적 결합을 방지하기 위해, 제1 및 제2 유전 상수에 의해 각 비트 라인(14 및 16)에 리드 프레임(26)을 거의 동일하게 결합할 수 있도록 복수의 결합된 비트 라인들(14 및 16)을 노출시키기 위해 구성된다.
Description
제1도는 예시적인 집적 회로 칩의 구조물 내의 비트 라인 쌍 상의 유전체 경계부의 평면도.
제2도는 양호한 실시예에 따른 상이한 결합을 설명하기 위한 제1도의 비트 라인 쌍의 구조물의 측면도.
제3도는 비트 라인 쌍 상의 지그재그 유전체 경계부를 포함하는 양호한 실시예의 평면도이고, 제4도는 양호한 실시예의 소정의 발명 개념을 나타내기 위하여 집적 회로 칩 내의 다수의 비트 라인을 포함하는 양호한 실시예의 평면도.
제5도는 본 발명의 개념과 일치가능한 수직 경계부 구조물의 예를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 디바이스 11 : 비트 라인 쌍
12 : 칩 14, 16 : 라인
18 : 표면 20, 34 : 몰딩 화합물
22 : 캡톤 또는 폴리이미드 테이프 24, 32 : 수직 경계부
26 : 리드 프레임 28 : 제1 팩키지 물질
32 : 제2 팩키지 물질 36, 38 : 피크
44 : 사인파 경계부 50 : 칩 팩키지 구조물
본 발명은 전자 디바이스 제조에 관한 것으로, 특히 다수의 전자 디바이스 팩키지 구조물 내의 수직 유전체 경계부로부터의 전기적 잡음을 제거하기 위한 방법 및 구조물에 관한 것이다.
전자 디바이스의 크기가 더 작아짐에 따라, 반도체 칩의 혁신적인 팩키지 구조물의 필요성이 점진적으로 중요시 되었다. 이들 구조물의 대부분은 접속부 및 이접속부에 필요한 리드 스페이서를 최소화하게 되었다. 이렇게 함으로써, 이들 팩키지 구조물은 칩 표면 상에나 이 칩 표면 근처, 그리고 칩을 덮고 있는 보호층 아래의 칩 회로의 도체 또는 비트 라인을 노출시킨다. 칩 표면에 또는 이 칩 표면 근처에 비트 라인을 갖는 상이한 칩 팩키지 기술은 "온 칩 루팅(on-chip routing)" "리드 오버 칩(lead-over-chip)" 팩키지 및 "플립 칩(flip-chip)" 팩키지와 같은 공지된 기술을 포함한다. 이들 기술의 결과로 생기는 모든 구조물에 있어서, 종종 표면 커버는 노출된 비트 라인을 보호한다. 종종, 표면 커버 물질은 2종 물질의 화합물이다. 한 물질은 캡톤(Kapton) 또는 폴리이미드 테이프일 수 있고, 다른 물질은 결합 또는 몰딩 화합물일 수 있다.
예를 들면, 리드 오버 칩 팩키지에 있어서, 칩 회로의 리드 프레임은 표면 커버 및 비트 라인 상에 배치될 수 있다. 리드 프레임 및 표면 커버 물질은 이들 물질 아래의 비트 라인에 존재하는 신호에 역효과를 끼칠 수 있다. 이들 표면 물질이 칩 표면 근처의 비트 라인에 존재하는 신호에 역효과를 끼치는 한 방법은 비트 라인을 통과하는 전기 신호를 리드 프레임 및 표면 커버 물질과 절연 결합시키는 것이다. 전자 디바이스의 표면 근처에 다수의 비트 라인이 있고, 표면 커버 물질 중 하나가 소정의 다른 비트 라인보다는 이들 비트 라인에 더 많은 영향을 끼지는 경우, 상이한 유전체 결합이 비트 라인을 통해 흐르는 신호에 역효과를 발생시킬 수 있다. 이러한 현상은 결합된 표면 커버 물질과의 비트 라인의 "상이한 유전체 결합"으로써 발생된다고 하겠다.
리드 오버 칩 팩키지 기술은 표면 커버 물질과의 비트 라인의 상이한 유전체 결합을 보다 명확하게 나타내기 위한 예를 제공한다. 폴리이미드 테이프의 유전 상수는 약 3.5인 반면에, 몰딩 화합물의 유전 상수는 약 5.0이다. 칩의 폴리이미드 테이프 및 몰딩 화합물 상에 배치된 리드 프레임으로부터 비트 라인 내에 전기적으로 결합된 잡음은 수직 경계부가 소정의 상이한 비트 라인 세트 사이에 설정된 경우 발생된다. 이것은 폴리이미드 테이프 및 몰딩 화합물의 상이한 유전체 경로를 통해 리드 프레임에서 각 비트 라인까지의 용량성 결합시의 불균형으로 인해 발생된다.
상이한 유전체 결합의 문제점은 팩키지 물질 제조 기술이 점진적으로 정교해질 때 더 심각해진다. 이렇게 될 경우, 커버 물질 사이의 경계부는 더 명확해진다. 예를 들면, 명확한 경계부가 비트 라인들 사이, 예를 들어 반도체 디바이스의 표면상의 병렬 비트 라인들 사이에 정해진 경우, 상이한 결합은 비트 라인을 통과하는 전기적인 신호의 중요한 발생 원인이 될 수 있다.
상기의 결과로써, 디바이스의 도체 구조물이 칩 표면 근처에 나타나는 구조물 내의 수직 유전체 경계부로부터의 전기적 잡음을 감소시키는 집적 회로 칩을 팩키지하기 위한 방법이 필요하였다.
온 칩 루팅, 리드 오버 칩 팩키지 및 플립 칩 팩키지를 포함하는 여러가지 팩키지 기술로 수직 유전체 경계부를 형성하는 상이한 팩키지 물질과의 상이한 유전체 결합으로 인한 전기적 잡음을 감소시키기 위한 방법 및 구조물이 필요하였다.
상이한 유전체 특성을 갖는 리드 프레임 및 다른 칩 표면 물질과의 비트 라인의 상이한 결합으로 인한 전기적으로 결합된 잡음을 제거하는 방법 및 구조물이 필요하였다.
따라서, 본 발명은 종래의 반도체 회로 칩 팩키지 방법의 제한 요소를 제거한 집적 회로 칩 팩키지 구조물 내의 수직 유전체 경계부로부터 전기적 잡음을 감소시키기 위한 방법 및 구조물을 제공한다.
본 발명의 한 특징에 따르면, 도전성 리드 프레임의 아래에 있는 여러가지 결합된 비트 라인과의 칩 팩키지 물질의 상이한 전기적 결합을 방지하고, 제1 유전 상수를 갖는 제1 팩키지 물질 및 제2 유전 상수를 갖는 제2 팩키지 물질을 포함하는 칩 팩키지 구조물이 제공된다. 제1 팩키지 물질 및 제2 팩키지 물질은 경계부를 형성하도록 결합되고 다수의 비트 라인에도 결합된다. 경계부는 제1 유전 상수 및 제2 유전 상수의 평균에 근사한 평균 유전 상수로 다수의 비트 라인 각각을 노출시키는 구조물을 형성하여 복수의 결합된 비트 라인들과의 상이한 전기적 결합을 방지한다.
본 발명의 다른 특징은 제1 유전 상수를 갖는 제1 팩키지 물질을 복수의 결합된 비트 라인들과 결합하는 단계, 및 제2 유전 상수를 갖는 제2 팩키지 물질을 복수의 결합된 비트 라인들과 결합하는 단계를 포함하는 집적 회로 칩 팩키지 내의 수직 유전체 경계부로부터의 전기적 잡음을 제거하기 위한 방법이다. 더욱이, 이 방법은 복수의 결합된 비트 라인들과 결합하는 경계부를 형성하기 위한 제1 팩키지 물질 및 제2 팩키지 물질을 결합하므로, 각 비트 라인은 제1 유전 상수 및 제2 유전 상수의 평균에 근사하는 유전 상수로 노출된다. 이것은 제1 팩키지 물질 또는 제2 팩키지 물질과의 비트 라인의 강한 결합으로 인해 발생되는 상이한 전기적 결합을 방지하는 효과를 갖는다.
본 발명의 기술적 장점은 이들 팩키지 기술이 칩 표면 근처의 비트 라인의 상이한 전기적 결합을 방지할 수 있게 함으로써 소형 팩키지 내에 대형 칩을 수용하는 팩키지 기술의 사용을 촉진하는데 있다.
본 발명의 다른 기술적 장점은 집적 회로 칩의 리드 프레임 및 다른 소자 사이에 배치되는 상이한 팩키지 물질의 유전체 분리를 충분히 감소시켜, 집적 회로 내의 상이한 전기적 잡음을 방지하는 구조물을 제공하는데 있다.
본 발명의 다른 기술적 장점은 제1 및 제2 팩키지 물질이 칩 상의 비트 라인에 정렬될 때 발생하는 유전체 경계부를 형성하는 문제점을 방지하는데 있다. 예를 들면, 양호한 실시예의 구조물은 집적 회로 칩의 표면 커버 물질인 각각의 비트 라인과 유전체 물질 사이의 용량성 결합을 방지하는 지그재그 팬턴을 형성한다.
본 발명의 다른 기술적 장점은 리드 오버 칩, 온 칩 루팅 및 플립 칩 팩키지 기술로서 발생하는 구조물을 포함하는 여러가지 팩키지 구조물 내의 상이한 유전체 결합을 감소시키는데 있다.
이하, 본 발명을 첨부 도면들을 참조하여 본 발명의 특징 및 장점에 대해 상세하게 설명하겠다.
양호한 실시예는 리드 프레임이 칩 표면 상에, 그리고 몰딩 화합물에 결합되는 캡톤 또는 폴리이미드 테이프로 제조된 칩 표면 커버에 배치하는 대규모 DRAM 및 다른 형태의 칩의 팩키지 구조물을 제공한다. 테이프 및 몰딩 화합물의 접합은 수직 유전체 경계 층을 칩 표면에 형성한다. 소정의 칩 형태는 수직 유전체 경계부와 평행하고 수직 유전체 경계부 하부에서 직접적으로 작용할 수 있는 비트 라인을 갖는다. 이것은 리드 프레임으로부터 수직 유전체 경계부에 평행하고 수직 유전체 경계부 아래에서 직접적으로 작용하는 비트 라인 내로 전기적 잡음을 유입시킬 수 있다. 이것은 캡톤 또는 폴리이미드와 같은 물질이 몰딩 화합물로 수직 경계부를 칩 표면 상에 형성하기 위하여 칩의 전장에 따라 스트립 형태로 배치되는 리드 오버 팩키지 기술을 사용하는 DRAM 칩의 경우이다. 전기적으로 상이하게 결합된 잡음은 상이한 표면 커버 물질을 통해 리드 프레임에 상이하게 결합되는 비트 라인에서 발생된다. 이로 인해, 비트 라인 내의 신호의 흐름에 심각한 영향을 끼치는 신호치를 변화시키는 비트 라인에 의해 임피던스의 불균형이 발생된다. 양호한 실시예는 이 문제에 역점을 두고 다룬다.
이 문제를 완전히 평가하고, 비트 라인 구조물을 도시하기 위하여, 제1도 및 제2도가 제공된다. 제1도는 비트 라인 쌍 상의 중심에 맞추어진 유전체 경계부의 평면도이고, 제2도는 측면에서 본 제1도의 구조물을 도시한 것이다. 특히, 디바이스(10)은 칩(12)의 표면(18)(제2도) 근처의 라인(14 및 16)을 포함하는 결합된 상이한 비트 라인 쌍(11)를 사용하는 칩(12)를 포함한다. 라인(14 및 16)상에는 몰딩 화합물(20) 및 캡톤 또는 폴리이미드 테이프(22)가 나타난다. 몰딩 화합물(20) 및 테이프(22)는 수직 경계부(24)를 형성한다. 리드 프레임(26)은 몰딩 화합물(20), 테이프(22) 및 수직 경계부(24)를 커버한다. 커버 리드 프레임(26) 및 테이프(22)는 추가 몰딩 화합물(28)이다.
제1도 및 제2도의 구조물에 있어서, 전기적 잡음은 비트 라인(14 및 16)이 운송하는 신호 내에 유입될 수 있다. 예를 들면, 리드 프레임(26)은 비트 라인(14) 상의 몰딩 화합물(20)을 커버한다. 몰딩 화합물의 전형적인 유전 상수는 약 5.0일 수있다. 이와 마찬가지로, 리드 프레임(26)은 비트 라인(16) 상의 테이프(22)를 커버한다. 테이프(22)의 전형적인 유전 상수는 약 3.5일 수 있다. 비트 라인(14) 상의 배열 및 비트 라인(16) 상의 리드 프레임의 몰딩 화합물 배열은 용량성 결합을 야기시킬 수 있다. 그러나, 테이프(22) 및 몰딩 화합물(20)의 상이한 유전 상수로 인해, 비트 라인(14)의 용량성 결합의 정도는 16 비트 라인의 용량성 결합의 정도와 상당히 상이할 수 있다. 상이한 용량성 결합은 비트 라인(14 및 16)이 형성하는 비트 라인 쌍(11) 내로 전기적 잡음을 유입시킬 수 있다.
제3도에 있어서, 양호한 실시예는 캡톤 또는 폴리이미드 테이프(30)이 몰딩 화합물(34)와의 수직 경계부(32)를 형성하도록 구성된다. 이것은 테이프(30)의 연부를 지그재그 패턴으로 형성함으로써 달성된다. 정확한 크기가 양호한 실시예에서 제한적인 것이 아니라 할지라도, 이들 관계는 중요하다. 예를 들면, 비트 라인(14 및 16)의 전장은 약 0.05 cm(0.019 inch)를 갖는다고 가정한다. 이러한 전장에 있어서, 이것은 예를 들면 0.03 cm(0.010 inch)의 전장 또는 비트 라인(14 및 16)의 약 1/2 길이의 피크(36 및 38) 사이에서 사용하기에 양호하다. 영역(30) 내의 각 비트 라인(14 및 16)(즉, 유전 상수 = 3.5)는 리드 프레임(26)에 거의 동일하게 용량성으로 결합된다고 가정한다. 또한, 영역(34)내의 각 비트 라인(14 및 16)(즉, 유전 상수 = 5.0)은 리드 프레임(26)에 거의 동일하게 용량성으로 결합된다. 비트 라인 쌍(14 및 16)과 리드 프레임 사이의 상이한 용량성 결합이 이와 동일한 방법으로 균배되기 때문에, 결합된 잡음의 양은 리드 프레임으로부터 각 비트 라인 내로 동일하게 유도된다. 이 비트 라인이 상이한 모드로 동작하기 때문에, 비트 라인 사이의 전압 차가 상당히 커서, 리드 프레임으로부터 결합된 잡음이 제거된다.
전형적인 DRAM 메모리 회로 칩 상에는 다수의 비트 라인 쌍이 있다. 제4도는 다수의 비트 라인 쌍에 관계되는 수직 지그재그 유전체 경계부를 도시한 것이다. 각 비트 라인 쌍에 대하여, 수직 경계부의 연부가 비트 라인 쌍의 중심 라인과 일치되지 않게 하고, 리드 프레임과의 동일 결합을 개별적인 비트 라인 각각에 제공하는 목적은 일치하게 된다. 유전체 경계부(32)가 비트 라인(14 및 16)에 평행하게 되지 않는 경우, 양호한 실시예는 예를 들면 테이프(30) 및 몰딩 화합물(34)의 상이한 유전 상수의 효과를 효과적으로 제거한다. 이것은 종래의 팩키지 구조물의 용량성 결합에 따른 문제점을 구조적으로 제거한다. 양호한 실시예에 사용될 수 있는 특정 팩키지 기술은 리드 오버 칩, 온 칩 루팅 및 플립 칩 팩키지 기술을 포함한다. 예시적인 목적을 위하여, 제5도는 사인파 패턴의 경계부(44)를 도시하는 테이프 층으로써 본 발명의 선택적인 실시예를 도시한 것이다. 또한, 경계부(44)는 비트 라인을 테이프 층 및 몰딩 화합물을 통해 리드 프레임에 거의 동일하게 결합할 수 있다.
요약하면, 리드 프레임과 비트 라인 사이에 결합된 제1 유전 상수를 갖는 제 1 팩키지 물질 및 리드 프레임과 2개의 비트 라인 사이에 결합된 제2 유전 상수를 갖는 제2 팩키지 물질을 포함하고, 제1 유전 상수 및 제2 유전 상수의 평균에 근사하는 유전 상수에 다수의 비트 라인을 각각 노출시키기 위해 다수의 비트 라인에 결합되는 경계부를 형성하기 위한 제1 팩키지 물질 및 리드 프레임 아래의 칩 팩키지 물질과 복수의 결합된 비트 라인들이 상이하게 전기적으로 결합하지 않게 하는 칩 팩키지 구조물이 제시되었다. 이것은 다수의 비트 라인 내의 상이한 전기적 결합을 충분히 감소시킨다.
본 발명은 양호한 실시예에 대해 상세히 설명되었지만, 본 발명을 제한하고자 하는 것이 아니고, 본 분야에 숙련된 기술자들이라면 본 발명의 범위를 벗어나지 않고서 양호한 실시예를 여러가지로 변형 및 변경시킬 수 있다. 그러므로, 본 발명은 첨부된 특허 청구의 범위 내에서만 제한한다.
Claims (11)
- 복수의 결합된 비트 라인들과의 상이한 전기적 결합을 방지하기 위한 칩 팩키지 구조물에 있어서; 상기 복수의 결합된 비트 라인들 - 집적 회로 칩의 표면 부근에 있음 - 과 전기적으로 결합된 리드 프레임을 갖는 집적 회로 칩; 상기 표면의 제1 부분을 커버하는 제1 유전 상수를 갖고, 상기 복수의 결합된 비트 라인들과 상기 리드 프레임 사이에 결합된 제1 팩키지 물질; 및 상기 표면의 제2 부분을 커버하는 제2 유전 상수를 갖고, 상기 다수의 비트 라인과 상기 리드 프레임 사이에 결합된 제2 팩키지 물질을 포함하되, 상기 제1 팩키지 물질 및 상기 제2 팩키지 물질은 상기 제1 유전 상수 및 상기 제2 유전 상수에 의해 각 비트 라인을 상기 리드 프레임에 거의 동일하게 결합시킬 수 있도록 상기 복수의 결합된 비트 라인들 각각을 노출시키기 위해 상기 복수의 결합된 비트 라인들과 결합하여 상기 복수의 결합된 비트 라인들과 상기 리드 프레임의 상이한 전기적 결합을 방지하는 구조물.
- 제1항에 있어서, 상기 제1 팩키지 물질은 폴리이미드 테이프를 포함하는 구조물.
- 제2항에 있어서, 상기 제1 유전 상수는 약 3.5인 구조물.
- 제1항에 있어서, 상기 제2 팩키지 물질은 몰딩 화합물(molding compound)이고, 상기 제2 유전 상수는 약 5.0인 구조물.
- 제1항에 있어서, 상기 제1 팩키지 물질 및 상기 제2 팩키지 물질은 지그재그 패턴을 갖는 수직 경계부를 형성하도록 결합되는 구조물.
- 제1항에 있어서, 상기 제1 팩키지 물질 및 상기 제2 팩키지 물질은 상기 복수의 결합된 비트 라인들 상에서 사인파 패턴을 갖는 수직 경계부를 형성하도록 결합되는 구조물.
- 복수의 결합된 비트들과 칩 팩키지 구조물의 상이한 전기적 결합을 방지하기 위한 방법에 있어서: 리드 프레임을 집적 회로 칩의 복수의 결합된 비트 라인들 - 상기 집적 회로칩의 표면 부근에 있음 - 을 전기적으로 결합하는 단계; 제1 유전 상수를 갖는 제1 팩키지 물질로 상기 표면의 제1 부분을 커버하고, 상기 복수의 결합된 비트 라인들과 상기 리드 프레임 사이에 상기 제1 팩키지 물질을 배치하는 단계; 제2 유전 상수를 갖는 제2 팩키지 물질로 상기 표면의 제2 부분을 커버하고, 상기 복수의 결합된 비트 라인들과 상기 리드 프레임 사이에 상기 제2 팩키지 물질을 배치하는 단계, 및 상기 제1 유전 상수 및 상기 제2 유전 상수에 의해 각 비트 라인을 상기 리드 프레임에 거의 동일하게 결합시킬 수 있도록, 상기 복수의 비트 라인들 각각을 노출시키기 위해 상기 제1 팩키지 물질 및 상기 제2 팩키지 물질과 상기 복수의 결합된 비트 라인들을 결합시켜 상기 복수의 결합된 비트 라인들과 상기 리드 프레임의 상이한 결합을 방지하는 단계를 포함하는 방법.
- 제7항에 있어서, 상기 제1 유전 상수가 3.5에 근사하도록 폴리이미드 테이프(polyimide tape)의 상기 제1 팩키지 물질을 형성하는 단계를 더 포함하는 방법.
- 제7항에 있어서, 상기 유전 상수가 5.0에 근사하도록 몰딩 화합물로부터 상기 제2 팩키지 물질을 형성하는 단계를 더 포함하는 방법.
- 제8항에 있어서, 상기 복수의 결합된 비트 라인들 상에서 지그재그 패턴으로 수직 경계부를 형성하기 위하여, 상기 제1 팩키지 물질과 상기 제2 팩키지 물질을 결합하는 단계를 더 포함하는 방법.
- 제8항에 있어서, 상기 복수의 결합된 비트 라인들 상에서 사인파 패턴으로 수직 경계부를 형성하기 위하여, 상기 제1 팩키지 물질과 상기 제2 팩키지 물질을 결합하는 단계를 더 포함하는 방법.
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