JP2500643B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2500643B2 JP2500643B2 JP5239342A JP23934293A JP2500643B2 JP 2500643 B2 JP2500643 B2 JP 2500643B2 JP 5239342 A JP5239342 A JP 5239342A JP 23934293 A JP23934293 A JP 23934293A JP 2500643 B2 JP2500643 B2 JP 2500643B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit chip
- functional circuit
- esd protection
- semiconductor device
- functional
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａ
ｒｇｅ）保護回路を有する半導体装置に関する。
にＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａ
ｒｇｅ）保護回路を有する半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は図３に示すように、
機能回路１ａとＥＳＤ保護回路２ａが同一拡散で形成し
た機能回路チップ１をパッケージ５の上にマウントされ
る。機能回路チップ１の電極はボンディングワイヤ３を
介してパッケージ５の上に形成された配線４に接続さ
れ、配線４に接続された外部リード６と電気的に接続さ
れている。
機能回路１ａとＥＳＤ保護回路２ａが同一拡散で形成し
た機能回路チップ１をパッケージ５の上にマウントされ
る。機能回路チップ１の電極はボンディングワイヤ３を
介してパッケージ５の上に形成された配線４に接続さ
れ、配線４に接続された外部リード６と電気的に接続さ
れている。
【０００３】同一拡散で機能回路１ａの特性とＥＳＤ保
護回路２ａを形成する場合、二つの回路の特性は相反す
る関係にあるため、これを両立させるためには機能回路
１ａの特性とＥＳＤ保護回路２ａの特性は、ともに最適
設計からずれたところに設計しなければならないという
不都合を生ずる。また、拡散のばらつきにより、いずれ
か一方の回路の規格外れが生じると、規格を満足する
（特性が最適値に近くなる）もう一方の回路も同一チッ
プ内にあるために廃棄しなくはならいという欠点があ
る。
護回路２ａを形成する場合、二つの回路の特性は相反す
る関係にあるため、これを両立させるためには機能回路
１ａの特性とＥＳＤ保護回路２ａの特性は、ともに最適
設計からずれたところに設計しなければならないという
不都合を生ずる。また、拡散のばらつきにより、いずれ
か一方の回路の規格外れが生じると、規格を満足する
（特性が最適値に近くなる）もう一方の回路も同一チッ
プ内にあるために廃棄しなくはならいという欠点があ
る。
【０００４】このような欠点を改善するためには、図４
に示すように、それぞれ別個に形成した技能回路チップ
１とＥＳＤ保護回路チップ２をそれぞれパッケージ５上
にマウントし、ボンディングワイヤ３とパッケージ上の
配線４を介して外部リード６に電気的に接続する構造が
考察されている。しかしながら、機能回路チップ１とＥ
ＳＤ保護回路チップ２をパッケージ５上にマウントする
とパッケージが大きくなるという欠点がある。また、機
能回路１ａの周辺からしか信号がとり出せないので、Ｅ
ＳＤ保護が機能回路１ａの周辺の回路にのみでしか適用
できないという問題点やボンディングワイヤ３を介して
機能回路１ａとＥＳＤ保護回路チップ２を接続するた
め、接続インピーダンスが大きくなり、ＥＳＤ保護の応
答か遅くなるという欠点が生じる。
に示すように、それぞれ別個に形成した技能回路チップ
１とＥＳＤ保護回路チップ２をそれぞれパッケージ５上
にマウントし、ボンディングワイヤ３とパッケージ上の
配線４を介して外部リード６に電気的に接続する構造が
考察されている。しかしながら、機能回路チップ１とＥ
ＳＤ保護回路チップ２をパッケージ５上にマウントする
とパッケージが大きくなるという欠点がある。また、機
能回路１ａの周辺からしか信号がとり出せないので、Ｅ
ＳＤ保護が機能回路１ａの周辺の回路にのみでしか適用
できないという問題点やボンディングワイヤ３を介して
機能回路１ａとＥＳＤ保護回路チップ２を接続するた
め、接続インピーダンスが大きくなり、ＥＳＤ保護の応
答か遅くなるという欠点が生じる。
【０００５】
【発明が解決しようとする課題】この従来の半導体装置
は、同一チップ上に機能回路とＥＳＤ保護回路を形成し
たものでは、両者の回路特性を共に最適にする設計がで
きないという問題があり、また、それぞれ最適な特性が
得られるように別個に形成した機能回路チップとＥＳＤ
保護回路チップとをパッケージ上にそれぞれマウントし
たものでは、機能回路チップの周辺部しか、ＥＳＤ保護
ができない点や、機能回路とＥＳＤ保護回路の接続イン
ピーダンスが大きくなり、ＥＳＤ保護の応答が遅くなっ
て十分な保護ができないという問題があった。
は、同一チップ上に機能回路とＥＳＤ保護回路を形成し
たものでは、両者の回路特性を共に最適にする設計がで
きないという問題があり、また、それぞれ最適な特性が
得られるように別個に形成した機能回路チップとＥＳＤ
保護回路チップとをパッケージ上にそれぞれマウントし
たものでは、機能回路チップの周辺部しか、ＥＳＤ保護
ができない点や、機能回路とＥＳＤ保護回路の接続イン
ピーダンスが大きくなり、ＥＳＤ保護の応答が遅くなっ
て十分な保護ができないという問題があった。
【０００６】
【課題を解決するための手段】本発明の第１の半導体装
置は、パッケージ上に搭載した機能回路チップと、前記
機能回路チップ上にバンプを介して搭載し前記機能回路
チップ上に形成した機能回路と電気的に接続したＥＳＤ
保護回路チップとを有する。
置は、パッケージ上に搭載した機能回路チップと、前記
機能回路チップ上にバンプを介して搭載し前記機能回路
チップ上に形成した機能回路と電気的に接続したＥＳＤ
保護回路チップとを有する。
【０００７】本発明の第２の半導体装置は、パッケージ
上に搭載した機能回路チップと、前記機能回路チップの
上面に形成した溝又は凹部と、前記溝又は凹部内に埋込
み且つ前記機能回路チップ上に形成した機能回路と電気
的に接続したＥＳＤ保護回路チップとを有する。
上に搭載した機能回路チップと、前記機能回路チップの
上面に形成した溝又は凹部と、前記溝又は凹部内に埋込
み且つ前記機能回路チップ上に形成した機能回路と電気
的に接続したＥＳＤ保護回路チップとを有する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示す模式的
断面図である。
断面図である。
【００１０】図１に示すように、上面に配線４とこの配
線４に接続する外部リード６を有するパッケージの配線
４の上にバンプ７ａを介して機能回路チップ１が搭載さ
れ機能回路チップ１に形成された機能回路１ａと電気的
に接続される。機能回路チップ１上にはバンプ７ｂを介
してＥＳＤ保護回路チップ２が搭載され機能回路１ａと
電気的に接続される。
線４に接続する外部リード６を有するパッケージの配線
４の上にバンプ７ａを介して機能回路チップ１が搭載さ
れ機能回路チップ１に形成された機能回路１ａと電気的
に接続される。機能回路チップ１上にはバンプ７ｂを介
してＥＳＤ保護回路チップ２が搭載され機能回路１ａと
電気的に接続される。
【００１１】ここで、ＥＳＤ保護回路チップ２と機能回
路チップ１とは別個に形成しているので最適の設計のも
のを使うことができ、かつ、バンプ７ｂを介してＥＳＤ
保護回路チップ２と機能回路１ａが直接接続されている
ため、電気的インピーダンスを０．１〜１．０Ω程度に
小さくでき、ＥＳＤ保護の応答が向上できる。さらに機
能回路チップ１の上に直接ＥＳＤ保護回路チップ２を接
続できるので、機能回路１ａの任意の箇所にＥＳＤ保護
チップ２を接続できるという利点がある。
路チップ１とは別個に形成しているので最適の設計のも
のを使うことができ、かつ、バンプ７ｂを介してＥＳＤ
保護回路チップ２と機能回路１ａが直接接続されている
ため、電気的インピーダンスを０．１〜１．０Ω程度に
小さくでき、ＥＳＤ保護の応答が向上できる。さらに機
能回路チップ１の上に直接ＥＳＤ保護回路チップ２を接
続できるので、機能回路１ａの任意の箇所にＥＳＤ保護
チップ２を接続できるという利点がある。
【００１２】図２は本発明の第２の実施例を示す模式的
断面図である。
断面図である。
【００１３】図２に示すように、機能回路チップ１の上
面に形成した溝８又は凹部内に機能回路チップ１とは別
個に形成したＥＳＤ保護回路チップ２を埋込んで接着剤
等で固定し、ボンディングワイヤやビームリード等によ
り機能回路チップ１上に形成した機能回路１ａと電気的
に接続した以外は第１の実施例と同様の構成を有してお
り、それぞれ最適条件（特に拡散工程の条件）で形成さ
れた機能回路とＥＳＤ保護回路の組合せを低インピーダ
ンスで接続できる利点がある。
面に形成した溝８又は凹部内に機能回路チップ１とは別
個に形成したＥＳＤ保護回路チップ２を埋込んで接着剤
等で固定し、ボンディングワイヤやビームリード等によ
り機能回路チップ１上に形成した機能回路１ａと電気的
に接続した以外は第１の実施例と同様の構成を有してお
り、それぞれ最適条件（特に拡散工程の条件）で形成さ
れた機能回路とＥＳＤ保護回路の組合せを低インピーダ
ンスで接続できる利点がある。
【００１４】
【発明の効果】以上説明したように本発明は、機能回路
チップとは別個の条件で形成されたＥＳＤ保護回路チッ
プを機能回路チップ上に低インビーダンスで電気的に接
続できるので、機能回路の特性を低下させることなく、
ＥＳＤ耐圧の大きい半導体装置を実現できるという効果
を有する。
チップとは別個の条件で形成されたＥＳＤ保護回路チッ
プを機能回路チップ上に低インビーダンスで電気的に接
続できるので、機能回路の特性を低下させることなく、
ＥＳＤ耐圧の大きい半導体装置を実現できるという効果
を有する。
【図１】本発明の第１の実施例を示す模式的断面図。
【図２】本発明の第２の実施例を示す模式的断面図。
【図３】従来の半導体装置の第１の例を示す模式的断面
図。
図。
【図４】従来の半導体装置の第２の例を示す模式的断面
図。
図。
１ 機能回路チップ １ａ 機能回路 ２ ＥＳＤ保護回路チップ ２ａ ＥＳＤ保護回路 ３ ボンディングワイヤ ４ 配線 ５ パッケージ ６ 外部リード ７，７ａ，７ｂ バンプ ８ 溝
Claims (2)
- 【請求項１】 パッケージ上に搭載した機能回路チップ
と、前記機能回路チップ上にバンプを介して搭載し前記
機能回路チップ上に形成した機能回路と電気的に接続し
たＥＳＤ保護回路チップとを有することを特徴とする半
導体装置。 - 【請求項２】 パッケージ上に搭載した機能回路チップ
と、前記機能回路チップの上面に形成した溝又は凹部
と、前記溝又は凹部内に埋込み且つ前記機能回路チップ
上に形成した機能回路と電気的に接続したＥＳＤ保護回
路チップとを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239342A JP2500643B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239342A JP2500643B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794617A JPH0794617A (ja) | 1995-04-07 |
| JP2500643B2 true JP2500643B2 (ja) | 1996-05-29 |
Family
ID=17043316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239342A Expired - Lifetime JP2500643B2 (ja) | 1993-09-27 | 1993-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500643B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198136B1 (en) | 1996-03-19 | 2001-03-06 | International Business Machines Corporation | Support chips for buffer circuits |
| JP4091838B2 (ja) * | 2001-03-30 | 2008-05-28 | 富士通株式会社 | 半導体装置 |
| JP5861621B2 (ja) * | 2012-11-29 | 2016-02-16 | 株式会社デンソー | 電子装置 |
-
1993
- 1993-09-27 JP JP5239342A patent/JP2500643B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794617A (ja) | 1995-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5869886A (en) | Flip chip semiconductor mounting structure with electrically conductive resin | |
| US6133622A (en) | High speed IC package configuration | |
| US6271582B1 (en) | Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die | |
| JPH088330B2 (ja) | Ｌｏｃ型リードフレームを備えた半導体集積回路装置 | |
| US4534105A (en) | Method for grounding a pellet support pad in an integrated circuit device | |
| US5117280A (en) | Plastic package semiconductor device with thermal stress resistant structure | |
| JP2500643B2 (ja) | 半導体装置 | |
| JPS622628A (ja) | 半導体装置 | |
| JP3702152B2 (ja) | 半導体装置 | |
| JP2539763B2 (ja) | 半導体装置の実装方法 | |
| JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
| JP2968769B2 (ja) | 樹脂封止型半導体装置 | |
| JP2522455B2 (ja) | 半導体集積回路装置 | |
| US6323541B1 (en) | Structure for manufacturing a semiconductor die with copper plated tapes | |
| JP2778235B2 (ja) | 半導体装置 | |
| JP3248117B2 (ja) | 半導体装置 | |
| JP2680969B2 (ja) | 半導体記憶装置 | |
| JP2680974B2 (ja) | 半導体装置 | |
| KR19980044255A (ko) | 플립 칩(Flip Chip)용 기판(Substrate)의 리드 핑거(Lead Finger)구조 | |
| KR200161172Y1 (ko) | 반도체 칩 | |
| JPH06224369A (ja) | 半導体装置 | |
| JP2704085B2 (ja) | 半導体装置 | |
| JPS6245159A (ja) | 半導体装置 | |
| EP0430239A1 (en) | Resin molded semiconductor device having tab kept at desired electric potential | |
| JPH05291478A (ja) | 樹脂封止型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960123 |