JPS6245159A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6245159A JPS6245159A JP60184227A JP18422785A JPS6245159A JP S6245159 A JPS6245159 A JP S6245159A JP 60184227 A JP60184227 A JP 60184227A JP 18422785 A JP18422785 A JP 18422785A JP S6245159 A JPS6245159 A JP S6245159A
- Authority
- JP
- Japan
- Prior art keywords
- bonding pads
- semiconductor chip
- insulating film
- semiconductor device
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に係り、特に、半導体チップとリ
ードフレーt、とを電気的に接続する技術に適用して有
効な技術に関するものである。
ードフレーt、とを電気的に接続する技術に適用して有
効な技術に関するものである。
一般に使用されているデュアル・インライン・パッケー
ジ(以下、単にDIPという)型半導体装置は、例えば
、第4図に示すように、半導体チップ1の長手方向の端
部上にボンディングパッド2を設け、リードピン4と一
体的に形成されているリードフレーム5とを半導体チッ
プ1とをボンディングワイヤ6によって電気的に接続し
ている。
ジ(以下、単にDIPという)型半導体装置は、例えば
、第4図に示すように、半導体チップ1の長手方向の端
部上にボンディングパッド2を設け、リードピン4と一
体的に形成されているリードフレーム5とを半導体チッ
プ1とをボンディングワイヤ6によって電気的に接続し
ている。
なお、3は封止レジンである。
そして、近年、大型集積回路が要望されるようになり、
半導体チップが大型化してきている。
半導体チップが大型化してきている。
そこで、パッケージの外形・」法は、規格により決めら
れているため、大型半導体チップをパッケージに実装す
る場合、前記従来の半導体装置では。
れているため、大型半導体チップをパッケージに実装す
る場合、前記従来の半導体装置では。
リードフレームをボンディングパッドまで引き回すこと
が国電となるという問題があった。
が国電となるという問題があった。
なお、前記のように、パッケージ内にリードフレームを
引き回し、このリードフレームと半導体チップとを電気
的に接続する技術は、例えば1日経マグロウヒル社発行
「日経エレクトロニクス」。
引き回し、このリードフレームと半導体チップとを電気
的に接続する技術は、例えば1日経マグロウヒル社発行
「日経エレクトロニクス」。
1984年6月11日−号、no2、p136に記戟さ
れている。
れている。
本発明の目的は、同一パッケージに実装できる半導体チ
ップの大型化が可能な技術を提供することにある。
ップの大型化が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添イ」図面によって明らかになるであ
ろう。
明細書の記述及び添イ」図面によって明らかになるであ
ろう。
本願において開示さJzる発明のうち、代表的なものの
概要を説明すれば、下記のとおりである。
概要を説明すれば、下記のとおりである。
すなわち、半導体チップの保護絶縁膜上に中間ボンデン
グパッドを設け、この中間ボンディングパッドと半導体
チップの長手方向の端部りに設けられたボンディングパ
ッドを電気的に接続する配線を前記保護絶縁膜上に設け
たことにより、同一パッケージに実装できる半導体チッ
プの大型化をはかったものである。
グパッドを設け、この中間ボンディングパッドと半導体
チップの長手方向の端部りに設けられたボンディングパ
ッドを電気的に接続する配線を前記保護絶縁膜上に設け
たことにより、同一パッケージに実装できる半導体チッ
プの大型化をはかったものである。
以下、本発明をディアルインラインプラスチック封止型
(以下、DIP型と称する)4コ導体装置に適用した一
実施例とともに説明する。
(以下、DIP型と称する)4コ導体装置に適用した一
実施例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
第1図乃至第2図は、本発明の一実施例のDIP型半導
体装置を説明するための図であり、第1図は、その半導
体装置の上面の封止樹脂を除去した状態における平面図
、第2図は、第1図のA−へ切断線における断面図、第
3図は、第1図のB−B切断線における断面図である。
体装置を説明するための図であり、第1図は、その半導
体装置の上面の封止樹脂を除去した状態における平面図
、第2図は、第1図のA−へ切断線における断面図、第
3図は、第1図のB−B切断線における断面図である。
本実施例のDIP型半導体装置は、第1図に示すように
、半導体チップエの長手方向の端部」二にボンディング
パッド2を設け、封止樹脂3内には、それとともに一体
化されるリードピン4のイナーリード部10が設けられ
ている。また、第1図及び第3図に示すように、半導体
チップ1の保護絶縁膜(パッシベーション膜)11上の
長手方向の両側に沿って中間ボンデングパッド12を設
け。
、半導体チップエの長手方向の端部」二にボンディング
パッド2を設け、封止樹脂3内には、それとともに一体
化されるリードピン4のイナーリード部10が設けられ
ている。また、第1図及び第3図に示すように、半導体
チップ1の保護絶縁膜(パッシベーション膜)11上の
長手方向の両側に沿って中間ボンデングパッド12を設
け。
この中間ボンディングパッド12と前記ボンデぞングパ
ッド2を電気的に接続する配線13を前記保護絶縁膜l
l上に設けている。そして、第1図に示すように、前記
中間ボンデングパッド12と封止樹脂3とともに一体化
されるリード線4のうちイナーリード部10とをボンデ
ィングワイヤ6によって電気的に接続しである。
ッド2を電気的に接続する配線13を前記保護絶縁膜l
l上に設けている。そして、第1図に示すように、前記
中間ボンデングパッド12と封止樹脂3とともに一体化
されるリード線4のうちイナーリード部10とをボンデ
ィングワイヤ6によって電気的に接続しである。
なお、フリップチップ方式の半導体装置では。
封止樹脂3は、セラミックのようなパッケージ基板にか
えられる。この場合、前記中間ボンデングパッド12と
パッケージ基板」二にリードピンに接続されている電極
との接続は、突起電極で行う。
えられる。この場合、前記中間ボンデングパッド12と
パッケージ基板」二にリードピンに接続されている電極
との接続は、突起電極で行う。
前記中間ボンデングパッド12及び配線13は。
アルミニウム、銅、金等を蒸着によって形成する6以上
の説明かられかるように、本実施例によれば、半導体チ
ップlの保護絶縁膜ll上に中間ボンデングパッド12
を設け、この中間ボンディングパッド12と半導体チッ
プ1の長手方向の端部上に設けられたボンディングパッ
ド2を電気的に接続する配線13を前記保護絶縁膜12
上に設けたことにより、パッケージ部分におけるリード
フレーム部分のスペース、特に、幅方向のスペースが減
少するので、同一パッケージに実装できる半導体チ ツブ1を大型化することが可能となる。
の説明かられかるように、本実施例によれば、半導体チ
ップlの保護絶縁膜ll上に中間ボンデングパッド12
を設け、この中間ボンディングパッド12と半導体チッ
プ1の長手方向の端部上に設けられたボンディングパッ
ド2を電気的に接続する配線13を前記保護絶縁膜12
上に設けたことにより、パッケージ部分におけるリード
フレーム部分のスペース、特に、幅方向のスペースが減
少するので、同一パッケージに実装できる半導体チ ツブ1を大型化することが可能となる。
例えば、前記実施例では5本発明をワイヤボンディング
方式の半導体装置に適用した例で説明したが5本発明は
、フリップチップ方式の半導体装置にも適用できること
は勿論である。
方式の半導体装置に適用した例で説明したが5本発明は
、フリップチップ方式の半導体装置にも適用できること
は勿論である。
以上説明したように、本願で開示した新規な技術によれ
ば、半導体チップの保護絶縁膜上に中間ボンデングパッ
ドを設け、この中間ボンディングパッドと半導体チップ
の長手方向の端部上に設けられたボンディングパッドの
ような外部接続用電極とを電気的に接続する配線を前記
保護絶縁膜上に設けたことにより、パッケージ内のリー
ドフレーム部分のスペース、特に5幅方向のスペースが
減少するので、同一パッケージに実装できる半導体チッ
プを大型化することができる。
ば、半導体チップの保護絶縁膜上に中間ボンデングパッ
ドを設け、この中間ボンディングパッドと半導体チップ
の長手方向の端部上に設けられたボンディングパッドの
ような外部接続用電極とを電気的に接続する配線を前記
保護絶縁膜上に設けたことにより、パッケージ内のリー
ドフレーム部分のスペース、特に5幅方向のスペースが
減少するので、同一パッケージに実装できる半導体チッ
プを大型化することができる。
以上1本発明を実施例にもとずき具体的に説明したが1
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種゛ 々変形可能である
ことはいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種゛ 々変形可能である
ことはいうまでもない。
第1図は、本発明の一実施例のDIP型半導体装置のキ
ャップを外した平面図。 第2図は、第1図のA−Δ切断線における断面図、 第3図は、第1図のB−B切断線における断面図。 第4図は、従来のDTP型半導体装置の問題点を説明す
るための平面図である。 図中、10・・・リード線のイナーリード部、11・・
・保護絶縁膜、12・・・中間ボンディングパッド。 13・・・配線、14・・・半導体ベレット取付用タブ
でし
ャップを外した平面図。 第2図は、第1図のA−Δ切断線における断面図、 第3図は、第1図のB−B切断線における断面図。 第4図は、従来のDTP型半導体装置の問題点を説明す
るための平面図である。 図中、10・・・リード線のイナーリード部、11・・
・保護絶縁膜、12・・・中間ボンディングパッド。 13・・・配線、14・・・半導体ベレット取付用タブ
でし
Claims (1)
- 【特許請求の範囲】 1、長手方向の端部上に外部接続用電極が配列されてな
る半導体チップを備えた半導体装置において、前記半導
体チップの保護絶縁膜上に前記外部接続用電極ボンディ
ングパッドを電気的に接続する配線を設けたことを特徴
とする半導体装置。 2、前記ボンディングパッド及び配線は、アルミニウム
、銅、金等からなることを特徴とする特許請求の範囲第
1項記載の半導体装置。 3、前記配線は、蒸着又はワイヤで形成することを特徴
とする特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184227A JPS6245159A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60184227A JPS6245159A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6245159A true JPS6245159A (ja) | 1987-02-27 |
Family
ID=16149594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60184227A Pending JPS6245159A (ja) | 1985-08-23 | 1985-08-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6245159A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5231304A (en) * | 1989-07-27 | 1993-07-27 | Grumman Aerospace Corporation | Framed chip hybrid stacked layer assembly |
EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk |
-
1985
- 1985-08-23 JP JP60184227A patent/JPS6245159A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5231304A (en) * | 1989-07-27 | 1993-07-27 | Grumman Aerospace Corporation | Framed chip hybrid stacked layer assembly |
EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6343019B1 (en) | Apparatus and method of stacking die on a substrate | |
US5869886A (en) | Flip chip semiconductor mounting structure with electrically conductive resin | |
US6723582B2 (en) | Method of making a semiconductor package having exposed metal strap | |
KR940007649B1 (ko) | 반도체 패키지 | |
US5563443A (en) | Packaged semiconductor device utilizing leadframe attached on a semiconductor chip | |
EP0810655A2 (en) | A package for a semiconductor device | |
KR960705357A (ko) | 반도체 장치 | |
US7508060B2 (en) | Multi-chip semiconductor connector assemblies | |
US20020153600A1 (en) | Double sided chip package | |
US5719748A (en) | Semiconductor package with a bridge for chip area connection | |
JPH0645504A (ja) | 半導体装置 | |
JPS6245159A (ja) | 半導体装置 | |
US20070267756A1 (en) | Integrated circuit package and multi-layer lead frame utilized | |
JP2539763B2 (ja) | 半導体装置の実装方法 | |
KR950003904B1 (ko) | 반도체 패키지 | |
JP2522182B2 (ja) | 半導体装置 | |
JP2629461B2 (ja) | 樹脂封止形半導体装置 | |
JPS6132451A (ja) | 樹脂封止型半導体装置 | |
JP2587722Y2 (ja) | 半導体装置 | |
KR100250148B1 (ko) | 비지에이 반도체 패키지 | |
KR0142756B1 (ko) | 칩홀딩 리드 온 칩타입 반도체 패키지 | |
KR100282414B1 (ko) | 바텀 리디드 타입의 브이·씨·에이 패키지 | |
KR100206975B1 (ko) | 반도체 패키지 | |
KR920018913A (ko) | 반도체 장치 및 그의 제조 방법 | |
JPH05291460A (ja) | 樹脂封止型半導体フラットパッケージ |