JPS6132451A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
- Publication number
- JPS6132451A JPS6132451A JP15287784A JP15287784A JPS6132451A JP S6132451 A JPS6132451 A JP S6132451A JP 15287784 A JP15287784 A JP 15287784A JP 15287784 A JP15287784 A JP 15287784A JP S6132451 A JPS6132451 A JP S6132451A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- resin
- semiconductor device
- electric field
- high electric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に、パッケージに印加さ
れる高電界から半導体チップをシールドすることができ
る技術に関する。
れる高電界から半導体チップをシールドすることができ
る技術に関する。
従来のＤｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ （
Ｄ Ｉ Ｌ Ｐ）タイプの樹脂封止量半導体装置として
は、第１図に示す構造のものが周知である。
Ｄ Ｉ Ｌ Ｐ）タイプの樹脂封止量半導体装置として
は、第１図に示す構造のものが周知である。
この半導体装置は、例えば、第１図に示すように、タブ
１に半導体チップ２を搭載し、金属細線３で配線を行い
、全体を樹脂で封止して樹脂封止体４を形成し、外部リ
ード５をこの樹脂封止体４の裏面側すなわち半導体チッ
プ２が固着されていない側に折曲げ成形することにより
得ている。この半導体装置は樹脂封止体４の外部に多数
配列された外部リード（ビン）５を実装基板に半田など
で実装することにより使用される。
１に半導体チップ２を搭載し、金属細線３で配線を行い
、全体を樹脂で封止して樹脂封止体４を形成し、外部リ
ード５をこの樹脂封止体４の裏面側すなわち半導体チッ
プ２が固着されていない側に折曲げ成形することにより
得ている。この半導体装置は樹脂封止体４の外部に多数
配列された外部リード（ビン）５を実装基板に半田など
で実装することにより使用される。
しかるに、かかる構造の半導体装置が高電圧電源近傍、
例えばＣＲＴを有する装置等に実装された場合、本発明
者は、半導体チップ内のメモリが高電界下で故障するこ
とを発見した。
例えばＣＲＴを有する装置等に実装された場合、本発明
者は、半導体チップ内のメモリが高電界下で故障するこ
とを発見した。
すなわち、ＣＲＴ（７）７／−）”ＩＣＩ Ｏ〜２０Ｋ
Ｖの高電圧が印加された場合、高電圧源とアノード間の
配線から高電界がメモリに印加される。すると、樹脂封
止に使用したプラスチック材料が分極し、半導体チップ
上の誘起電圧がある値（＝ＸＯＶ）をこえると、メモリ
が機能不良になることを知った。
Ｖの高電圧が印加された場合、高電圧源とアノード間の
配線から高電界がメモリに印加される。すると、樹脂封
止に使用したプラスチック材料が分極し、半導体チップ
上の誘起電圧がある値（＝ＸＯＶ）をこえると、メモリ
が機能不良になることを知った。
本発明の目的は樹脂封止量半導体装置の高電界下で発生
する故障を解決するにある。
する故障を解決するにある。
本発明の他の目的は半導体チップや樹脂封止に使用され
るレジン材料などの変更なしに上記故障を解決すること
にある。
るレジン材料などの変更なしに上記故障を解決すること
にある。
本発明の前記ならびにそのほかの目的と新規な％徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、パッケージの構造によりプラスチックパッケ
ージに印加される高電界から半導体チップをシールドし
、メモリの高′醒界下での故障を回避する。
ージに印加される高電界から半導体チップをシールドし
、メモリの高′醒界下での故障を回避する。
第２図は本発明半導体装置の断面図であり、パッケージ
の両側にリードが配列された構造のＤＩＬＰタイプのプ
ラスチックパッケージを図示しである。
の両側にリードが配列された構造のＤＩＬＰタイプのプ
ラスチックパッケージを図示しである。
この第２図に示す本発明半導体装置は、第１図に示す構
造の半導体装置と次のように対比される。
造の半導体装置と次のように対比される。
（１）第１図に示す装置では半導体チップ２が樹脂封止
体４の上部に位置しているが、第２図に示す本発明装置
では半導体チップ７が樹脂封止体８の下部に位置してい
る。
体４の上部に位置しているが、第２図に示す本発明装置
では半導体チップ７が樹脂封止体８の下部に位置してい
る。
（２）第１図に示す装置では半導体チップ２が上方向を
向いておリボンディングバッド６が該チップの上部に位
置しているのに対し、本発明装置では、第２図に示すよ
うに、半導体チップ７が下方向（通常とは逆むき）を向
いており、ポンディングパッド９が当該チップの下部に
位置している。
向いておリボンディングバッド６が該チップの上部に位
置しているのに対し、本発明装置では、第２図に示すよ
うに、半導体チップ７が下方向（通常とは逆むき）を向
いており、ポンディングパッド９が当該チップの下部に
位置している。
（３）第１図に示す装置では半導体チップがリードフレ
ーム１の上部にマウントされ℃いるのに対し、本発明装
置では第２図に示すように、タブ１０の下部に半導体チ
ップ７が取付げられている。
ーム１の上部にマウントされ℃いるのに対し、本発明装
置では第２図に示すように、タブ１０の下部に半導体チ
ップ７が取付げられている。
（４）第１図に示す装置では、半導体チップ２の上部ポ
ンディングパッド６とリードフレーム１の上面ボンディ
ングエリア（図示せず）とが金属細線３によりワイヤボ
ンディングされ、これらボンディング部は樹脂封止体４
の上部に位置しているのに対し、本発明装置では第２図
に示すように半導体チップ７が逆向きで、半導体チップ
７の下部ポンディングパッド９と外部リード１１の下面
とがワイヤ１２によりワイヤボンディングされており、
これらボンディング部は樹脂封止体８の下部に位置して
いる。
ンディングパッド６とリードフレーム１の上面ボンディ
ングエリア（図示せず）とが金属細線３によりワイヤボ
ンディングされ、これらボンディング部は樹脂封止体４
の上部に位置しているのに対し、本発明装置では第２図
に示すように半導体チップ７が逆向きで、半導体チップ
７の下部ポンディングパッド９と外部リード１１の下面
とがワイヤ１２によりワイヤボンディングされており、
これらボンディング部は樹脂封止体８の下部に位置して
いる。
（５） また、外部リードの折曲げ方向で対比すると
きは、第１図に示す装置では半導体チップ２の裏面側（
樹脂封止体の裏面側）に外部リード５が折曲げられてい
るのに対し、本発明では半導体チップ７の表面側に外部
リード１１を折曲げていることになる。
きは、第１図に示す装置では半導体チップ２の裏面側（
樹脂封止体の裏面側）に外部リード５が折曲げられてい
るのに対し、本発明では半導体チップ７の表面側に外部
リード１１を折曲げていることになる。
このような本発明に係る半導体装置は、例えば、次のよ
うにして得ることができる。
うにして得ることができる。
リードフレームのタブ１０に半導体チップ７を搭載し、
ワイヤ１２で配嶽を行い、全体を樹脂で封止して樹脂封
止体８を形成し、外部に導出したリードを通常とは逆向
きに折曲げする。
ワイヤ１２で配嶽を行い、全体を樹脂で封止して樹脂封
止体８を形成し、外部に導出したリードを通常とは逆向
きに折曲げする。
この逆向きの折曲げは、リード整形機の折曲げジグを変
え、ローラーで逆向きにリードを折曲−げするなどの方
法で容易に行うことができ、リード成形のプぞセスを多
少変更するだけで容易に行い得る。
え、ローラーで逆向きにリードを折曲−げするなどの方
法で容易に行うことができ、リード成形のプぞセスを多
少変更するだけで容易に行い得る。
本発明に係る半導体チップ７は、例えばシリコン単結晶
基板から成り、周知の技術によってこの゛チップ内には
多数の回路素子が形成され、１つの回路機能が与えられ
ている。回路素子の具体例は、例えばＭＯＳ）ランジス
タから成り、これらの回路素子によって、例えばメモリ
や論理回路の回路機能が形成されている。
基板から成り、周知の技術によってこの゛チップ内には
多数の回路素子が形成され、１つの回路機能が与えられ
ている。回路素子の具体例は、例えばＭＯＳ）ランジス
タから成り、これらの回路素子によって、例えばメモリ
や論理回路の回路機能が形成されている。
この半導体チップを搭載（取付）するリードフレーム（
タブ１０．外部リード１１などを形成している）は、例
えば、コーパル合金により構成される。
タブ１０．外部リード１１などを形成している）は、例
えば、コーパル合金により構成される。
半導体チップ７の周辺部に多数形成され、外部と電気的
結合を与えるためのポンディングパッド（電極）９は、
例えばＡｔ電極により構成される。
結合を与えるためのポンディングパッド（電極）９は、
例えばＡｔ電極により構成される。
半導体チップ内の内部配線は、上記パッド９にコネクタ
ワイヤ１２の一端部をポンディングし、さらに、このワ
イヤ１２の他端部をリード（インナーリード）のボンデ
ィングワイヤにボンディングすることにより外部リード
１１を介して外部に取り出され、電気的接続が行われる
が、このコネクタワイヤ１２には例えばアルミニウム細
線が使用される。
ワイヤ１２の一端部をポンディングし、さらに、このワ
イヤ１２の他端部をリード（インナーリード）のボンデ
ィングワイヤにボンディングすることにより外部リード
１１を介して外部に取り出され、電気的接続が行われる
が、このコネクタワイヤ１２には例えばアルミニウム細
線が使用される。
樹脂封止に使用される樹脂には例えばエポキシ樹脂が使
用され、トランスファーモールドなどの周知の方式によ
り樹脂封止体８を形成することができる。
用され、トランスファーモールドなどの周知の方式によ
り樹脂封止体８を形成することができる。
次に、本発明の他の実施例を第３図〜第５図に基づいて
説明する。
説明する。
第３図は、外部リード１１を真直ぐに導出し、次いで上
方向に折曲げ、さらに、直角に折曲げしである。
方向に折曲げ、さらに、直角に折曲げしである。
すなわち、本発明では半導体チップ７の表側に外部リー
ド１１を折曲げする点第２図に示すものと共通する。
ド１１を折曲げする点第２図に示すものと共通する。
第４図および第５図は本発明をフランドパツクパッケー
ジ（Ｐ Ｐ Ｐ）タイプのプラスチックパッケージに適
用した例を示す。第４図はＰＰＰの全体斜視図で、樹脂
封止体８から外部リード１１が四方向（一部省略）に導
出されている図を示す。
ジ（Ｐ Ｐ Ｐ）タイプのプラスチックパッケージに適
用した例を示す。第４図はＰＰＰの全体斜視図で、樹脂
封止体８から外部リード１１が四方向（一部省略）に導
出されている図を示す。
第５図は第４図に示すＰＰＰの外部リード１１をチップ
７表面側に折曲げし、ＰＰＰの実装基板例えばセラミッ
ク配線基板１３へ半田１４により実装する態様を示しで
ある。
７表面側に折曲げし、ＰＰＰの実装基板例えばセラミッ
ク配線基板１３へ半田１４により実装する態様を示しで
ある。
尚、第５図にて、１５は実装基板上に形成された例えば
Ｃｕ箔により形成された導体パターンを示す。
Ｃｕ箔により形成された導体パターンを示す。
第６図は外部リードを樹脂封止体の裏面にまで折曲げす
るタイプのいわゆるＰＬＣＣタイプのプラスチックずく
ツケージに本発明を適用した例を示す。
るタイプのいわゆるＰＬＣＣタイプのプラスチックずく
ツケージに本発明を適用した例を示す。
以上述べた半導体装置は第７図囚、＠および０に示すよ
うに実装される。
うに実装される。
すなわち、外部リード１１を実装基板１３のビン孔に挿
入して、第７図因に示すようにされる。
入して、第７図因に示すようにされる。
実装基板】３は高電界を発生する部分を持つ装置、たと
えばＣＲＴなどに第７図０，０に示すように実装される
。実装基板１３Ａのように実装されて半導体装置が高電
界に置かれても、本発明によれば、誤動作を防止できる
。なお実装基板１３Ｂのように実装されても、基板１３
Ｂ上の配線等によって電界がシールドされるので、半導
体装置の誤動作はない。
えばＣＲＴなどに第７図０，０に示すように実装される
。実装基板１３Ａのように実装されて半導体装置が高電
界に置かれても、本発明によれば、誤動作を防止できる
。なお実装基板１３Ｂのように実装されても、基板１３
Ｂ上の配線等によって電界がシールドされるので、半導
体装置の誤動作はない。
（１）プラスチックパッケージに印加される高電界から
半導体チップを良好にシールドすることができ、半導体
メモリが高電界下で故障することを回避することができ
る。
半導体チップを良好にシールドすることができ、半導体
メモリが高電界下で故障することを回避することができ
る。
これを第１図および第２図と対比しつつ説明すると、第
１図に示す装置では樹脂封止体４の上方向から高電圧が
印加された場合、封正に使用された樹脂が分極し、メモ
リの回路機能が阻害される。
１図に示す装置では樹脂封止体４の上方向から高電圧が
印加された場合、封正に使用された樹脂が分極し、メモ
リの回路機能が阻害される。
これに対し、本発明では、第２図に示すように半導体チ
ップ７がタブ１０の下部に位置し、逆向きにタブ１０に
取付けられているので、樹脂封止体８上方向から高電界
が印加されても、タブ１０がこの電界をシールドし、し
たがって、メモリの高電界による故障が大巾に低減され
る。
ップ７がタブ１０の下部に位置し、逆向きにタブ１０に
取付けられているので、樹脂封止体８上方向から高電界
が印加されても、タブ１０がこの電界をシールドし、し
たがって、メモリの高電界による故障が大巾に低減され
る。
（２） 樹脂封止体８の下方向から高電界が印加され
ても、この半導体装置は、外部リード１１を実装基板１
３のビン孔に挿入して第７図囚、＠に示すように実装さ
れ、実装基板には通常電源配線パターンなどが形成され
ているため、当該実装基板１３により高電界がシールド
される。したがって、本発明では半導体チップを高電界
から優れてシールドすることができることが理解される
。
ても、この半導体装置は、外部リード１１を実装基板１
３のビン孔に挿入して第７図囚、＠に示すように実装さ
れ、実装基板には通常電源配線パターンなどが形成され
ているため、当該実装基板１３により高電界がシールド
される。したがって、本発明では半導体チップを高電界
から優れてシールドすることができることが理解される
。
（３）リード成形に工夫をしさえすれば前述の効果が得
られ、レジン材料などを変更する必要がない。
られ、レジン材料などを変更する必要がない。
レジン材料を変更したりするときはコストアップにもつ
ながる可能性があるが、本発明によればコストアップも
なく、樹脂封止体半導体装置が得られ、上記のごとく高
電界印加によるメモリ故障を防げるので工業上極めて有
意義である。
ながる可能性があるが、本発明によればコストアップも
なく、樹脂封止体半導体装置が得られ、上記のごとく高
電界印加によるメモリ故障を防げるので工業上極めて有
意義である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体パッケージに
適用した場合について説明したが、それに限定されるも
のではなく、電子部品のパッケージについても適用する
ことができる。
をその背景となった利用分野である半導体パッケージに
適用した場合について説明したが、それに限定されるも
のではなく、電子部品のパッケージについても適用する
ことができる。
第１図は従来例を示す樹脂封止量半導体装置の断面図、
第２図は本発明実施例を示すｉｆ脂封止型半導体装置の
断面図、 第３Ｍは本発明の他の実施例を示す断面図、第４図およ
び第５図は本発明をＰＰＰに適用した実施例を示し、第
４図は同斜視図、 第５図は同実装状態を説明する断面図、第６図は本発明
の他の実施例を示す断面図、第７図（２）、＠油よび（
Ｑは第２図に示す装置の実装基板への実装状態を示す断
面図である。 １・・・リードフレーム（タブ）、２・・・半導体チッ
プ、３・・・金属細線、４・・・樹脂封止体、５・・・
外部リード、６・・・ポンディングパッド、７・・・半
導体チップ、８・・・樹脂封止体、９・・・ポンディン
グパッド、１０・・・タブ、１１・・・外部リード、１
２・・・コネクタワイヤ、１３・・・実装基板。 代理人 弁理士 高 橋 明 夫ｉ′。 ＼ 、／ 第 １ 図 第 ２ 図 第 ３ 図 第 ５ 図 第 ６ 図 第 ７ 図（Ａ） 第 ７ 図 （Ｂ） 第 ７ 図（Ｃ）
断面図、 第３Ｍは本発明の他の実施例を示す断面図、第４図およ
び第５図は本発明をＰＰＰに適用した実施例を示し、第
４図は同斜視図、 第５図は同実装状態を説明する断面図、第６図は本発明
の他の実施例を示す断面図、第７図（２）、＠油よび（
Ｑは第２図に示す装置の実装基板への実装状態を示す断
面図である。 １・・・リードフレーム（タブ）、２・・・半導体チッ
プ、３・・・金属細線、４・・・樹脂封止体、５・・・
外部リード、６・・・ポンディングパッド、７・・・半
導体チップ、８・・・樹脂封止体、９・・・ポンディン
グパッド、１０・・・タブ、１１・・・外部リード、１
２・・・コネクタワイヤ、１３・・・実装基板。 代理人 弁理士 高 橋 明 夫ｉ′。 ＼ 、／ 第 １ 図 第 ２ 図 第 ３ 図 第 ５ 図 第 ６ 図 第 ７ 図（Ａ） 第 ７ 図 （Ｂ） 第 ７ 図（Ｃ）
Claims (1)
- 【特許請求の範囲】 １、半導体チップを樹脂封止して成る樹脂封止型半導体
装置において、樹脂封止体の外部に導出されたリードを
半導体チップの表面側に折曲げして成り、そのまま基板
に実装されることを特徴とする樹脂封止量半導体装置。 ２、樹脂封止型半導体装置が、フラット・パック・パッ
ケージタイプの半導体装置である、特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287784A JPS6132451A (ja) | 1984-07-25 | 1984-07-25 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287784A JPS6132451A (ja) | 1984-07-25 | 1984-07-25 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132451A true JPS6132451A (ja) | 1986-02-15 |
Family
ID=15550070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15287784A Pending JPS6132451A (ja) | 1984-07-25 | 1984-07-25 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827200A1 (de) * | 1996-08-30 | 1998-03-04 | TEMIC TELEFUNKEN microelectronic GmbH | Anordnung zur Abschirmung einer mikroelectronischen Schaltung eines integrierten Schaltkreises |
-
1984
- 1984-07-25 JP JP15287784A patent/JPS6132451A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0827200A1 (de) * | 1996-08-30 | 1998-03-04 | TEMIC TELEFUNKEN microelectronic GmbH | Anordnung zur Abschirmung einer mikroelectronischen Schaltung eines integrierten Schaltkreises |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5245215A (en) | Multichip packaged semiconductor device and method for manufacturing the same | |
| US4684975A (en) | Molded semiconductor package having improved heat dissipation | |
| US5508556A (en) | Leaded semiconductor device having accessible power supply pad terminals | |
| US20020195699A1 (en) | Packaged die on PCB with heat sink encapsulant | |
| KR940007649B1 (ko) | 반도체 패키지 | |
| JPH06105721B2 (ja) | 半導体装置 | |
| JPS60167454A (ja) | 半導体装置 | |
| JPH1056098A (ja) | 半導体装置及びその製造方法 | |
| JPS5992556A (ja) | 半導体装置 | |
| JPH0342496B2 (ja) | ||
| JPH0546098B2 (ja) | ||
| US20020153600A1 (en) | Double sided chip package | |
| JPS6132451A (ja) | 樹脂封止型半導体装置 | |
| KR100891649B1 (ko) | 반도체 패키지 제조방법 | |
| JPS6245159A (ja) | 半導体装置 | |
| KR19980025890A (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| JPH07193180A (ja) | 樹脂封止型半導体装置 | |
| KR100235108B1 (ko) | 반도체 패키지 | |
| KR100201379B1 (ko) | 솔더블을 이용한 반도체 칩 부착방법 및 구조 | |
| KR100701685B1 (ko) | 멀티 칩 패키지 | |
| KR960005965A (ko) | 반도체 장치 | |
| JPH0714951A (ja) | 縦型表面実装樹脂封止型半導体装置 | |
| JP2633513B2 (ja) | 半導体装置の製造方法 | |
| JPH07106462A (ja) | 半導体装置 | |
| JP2629461B2 (ja) | 樹脂封止形半導体装置 |