KR100328906B1 - 리드프레임의리드온칩내부리드를결합하는방법및장치 - Google Patents

리드프레임의리드온칩내부리드를결합하는방법및장치 Download PDF

Info

Publication number
KR100328906B1
KR100328906B1 KR1019930020077A KR930020077A KR100328906B1 KR 100328906 B1 KR100328906 B1 KR 100328906B1 KR 1019930020077 A KR1019930020077 A KR 1019930020077A KR 930020077 A KR930020077 A KR 930020077A KR 100328906 B1 KR100328906 B1 KR 100328906B1
Authority
KR
South Korea
Prior art keywords
coupling
lead frame
lead
bus bar
chip
Prior art date
Application number
KR1019930020077A
Other languages
English (en)
Other versions
KR940008057A (ko
Inventor
분씨.테오
티잔드라카르타
시유더블유.로우
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR940008057A publication Critical patent/KR940008057A/ko
Application granted granted Critical
Publication of KR100328906B1 publication Critical patent/KR100328906B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 집적 회로 칩의 결합 패드에 리드 프레임의 직접적인 내부 리드 결합을 허용하는 리드 온 칩 내부 리드 결합 방법 및 장치에 관한 것이다.
리드 온 칩 중심 결합 집적 회로 패키지 내부에 직접적인 내부 리드 결합 또는 ILB를 허용하고, 메인 리드 프레임 및 버스 바 결합 핑거가 메인 리드 프레임 및 버스 바 리드 프레임의 리드 온 칩 구성을 허용하도록 집적 회로 칩상의 제2 다수의 내부 결합 패드에 직접 접속되도록 다수의 버스 바 결합 핑거를 갖는 최소한 하나의 버스 바 리드 프레임과 함께 집적 회로 칩상의 제1 다수의 내부 결합 패드에 직접 접속된 다수의 리드 프레임 결합 핑거를 갖는 메인 리드 프레임을 포함하는 이중 레벨 리드 프레임 구성이 도시된다.

Description

리드 프레임의 리드 온 칩 내부 리드를 결합하는 방법 및 장치
본 발명은 일반적으로 전자 장치의 패키징에 관한 것이고 특히, 집적 회로 칩의 결합 패드에 리드 프레임의 직접적인 내부 리드 결합을 허용하는 리드 온 칩 (lead-on-chip) 내부 리드 결합 방법 및 장치에 관한 것이다.
리드 온 칩 반도체 패키징 구조는 집적 회로 칩의 표면 상에 연장되어 접착된 리드 프레임을 이용한다. 리드 프레임은 칩과 외부 회로 사이에 신호를 전달하는 많은 결합 핑거(finger)를 갖는다. 결합 핑거는 많은 결합 와이어를 통해서 전형적으로 칩의 상부 표면의 중심 행에 위치한 결합 패드에 전기적으로 접속된다. 대부분의 리드 프레임 구성에서, 결합 핑거는 결합 패드의 양 측면 상에 나타난다.
리드 온 칩 패키지에서, 양면 접착 테이프는 결합 핑거를 칩에 부착시키고 칩과 결합 핑거 사이의 절연을 제공하기 위해 사용된다. 이러한 형태의 구성의 장점은 집적 회로 칩의 회로용 전력 버스들이 칩의 외부에 배치될 수 있다는 것이다. 즉, 전력 버스들은 리드 프레임 설계와 분리되어 있을 수 있다. 이러한 패키징 개념의 한가지 이점은 회로의 전력 버스들이 리드 프레임 설계의 일부로서 칩의 외부에 배치될 수 있다는 것이다. 이것은 칩의 크기를 감소시키고 리드 온 칩 패키지의 플라스틱 대 실리콘 비율을 향상시킨다. 버스들은 결합 패드와 나란하게 연결된다. 따라서, 결합 패드와 결합 핑거 사이의 접속은 버스 주위의 결합 와이어를 루팅 (routing) 함으로써 이루어진다.
보다 최신의 리드 온 칩 구성은 결합 와이어를 사용하지 않는 대신, 리드 프레임으로부터의 결합 핑거를 칩 상의 결합 패드에 직접 접속시킨다. 이런 구성을사용하는 기술은 내부 리드 결합(inner lead bonding) 또는 ILB 기술이라고 지칭된다. 결합 패드를 따라 뻗어있고 주위에서 루트되어야 하는 전력 버스에 의해 ILB 기술을 적용할 수 있는 능력이 제한된다. 전력 버스가 집적 회로의 결할 패드로의 접근을 차단하므로, 결합 패드가 ILB 리드 프레임에 용이하게 접근하는 것이 가능하지 않다.
그러므로, 리드 온 칩 패키징을 사용하는 집적 회로 칩 상에 내부 리드 결합 기술을 이용하기 위한 방법이 필요하다.
집적 회로 칩을 위한 전력 버스로서 기능하고, 리드 온 칩 리드 프레임 구성에 적합한 내부 리딩 결합을 허용하는 장치가 필요하다.
따라서, 본 발명은 내부 리드 결합 집적 회로 패키징 기술에 이용하여 종래 기술의 리드 프레임 설계와 리드 온 칩 회로 접속 방법에 관련된 단점 및 한계를 제거 또는 감소시키는 리드 온 칩 프레임 구성을 제공한다.
본 발명의 한 특징은 복수의 리드 프레임 결합 핑거를 가지고 있는 메인 리드 프레임을 갖는 집적 회로 칩을 위한 다중 레벨 리드 프레임 구성이다. 본 발명에서, 결합 핑거는 집적 회로 칩 상의 제1 복수의 내부 결합 패드와 직접 접속한다. 부가적으로, 본 발명은 집적 회로 칩 상의 제2 복수의 내부 결합 패드와 직접 접속하는 복수의 버스 바(bar) 결합 핑거를 갖는 적어도 하나의 버스 바를 이용한다. 버스 바 결합 핑거는 메인 리드 프레임 및 버스 바의 리드 온 칩 구성을 허용하기 위해 리드 프레임 결합 핑거와 연결된다.
본 발명의 기술적 장점은 칩의 중심에서 결합 패드의 단일 행을 위해 절반이에치된 리드 프레임을 이용하여 결합 패드와 결합 핑거의 직접적인 내부 리드 결합을 용이하게 하는 이중 레벨 또는 다중 레벨 리드 프레임 구성을 이용하는 것이다. 이것은 전력 버스와 메인 리드 프레임을 위한 내부 리드 결합을 허용한다.
본 발명의 다른 기술적인 장점은 내부 리드 결합 기술의 이용에 의한 결합 와이어의 사용을 피하고, 동시에 리드 온 칩 중심 결합 접속 방법을 이용하는 것이다.
본 발명의 다른 기술적인 장점은 버스 바가 메인 리드 프레임 상에 부착될 수 있도록 버스 바 조각이 메인 리드 프레임과 상이한 위치에서 다운셋트된다는 (down set) 것이다. 부가적으로, 본 발명에서 버스 바 결합 핑거 및 리드 프레임 결합 핑거는 칩 표면 평면에 인접한 버스 바 및 메인 리드 프레임의 평면과 상이한평면상에 있다. 이 이중 레벨 구성은 외부 리드 결합 방법과 양면 접착 테이프 분리 방법을 포함하는 다양한 다른 부착 방법으로 버스 바와 메인 리드 프레임의 접속을 허용한다.
본 발명의 양호한 실시예가 동일 부분에는 동일 부호를 붙인 도면을 참조함으로써 잘 이해될 수 있다.
제1도는 집적 회로 칩 패키지(10)를 위한 종래의 리드 온 칩 구성의 분해도이다. 패키지(10) 내부와 보호층(12) 아래에서 리드 프레임(14)는 집적 회로 칩 (16)내부의 회로에 접속을 제공한다. 리드 프레임(14)는 2개의 버스 바(18 및 20)와 2개의 결합 핑거 셋트(22 및 24)를 포함한다. 버스 바(18 및 20)과 결합 핑거 (22 및 24)의 결합 패드(26)와의 접속은 결합 와이어(28)에 의해 이루어진다. 몇가지 새로운 기술은 결합 패드에 리드 프레임의 내부 리드 결합(ILB)이 리드 프레임 결합 핑거의 직접 접속을 제공하는 것을 허용한다. 그러나, 제1도의 구성은 이것을 금지한다. 리드 프레임(14)상의 버스 바(18 및 20)은 결합 패드(26)에 장벽을 형성한다.
제2도는 본 발명의 양호한 실시예를 도시하고 종래 기술의 한계가 어떻게 극복되는 지를 도시한다. 특히, 제2도의 집적 회로 칩 패키지(100)은 집적 회로 칩 (116) 측면의 주위에 형성되거나 또는 위에 접혀진 이중 레벨 리드 프레임 구성 (114)를 포함한다. 이중 레벨 리드 프레임(114)는 ILB 리드 프레임 핑거(122 및 124) 뿐만 아니라 ILB 버스 바 결합 핑거(118 및 120)를 포함한다. 버스 바 결합 핑거(118 및 120) 및 리드 프레임 결합 핑거(122 및 224)는 결합 패드(126)에 직접 접속된다. 이것은 결합 와이어의 사용을 피하게 하고 집적 회로 칩 패키지(100)에 내부 리드 결합 기술에 관련된 모든 이점을 제공한다. 버스 바 결합 핑거(118 및 120)은 버스 바 조각(128 및 130)과 일체로 된다, 버스 바 조각(128 및 130)은 메인리드 프레임 핑거(122 및 124)와 리드 프레임(114)의 연결은 지지 구조물(132 및 134)에 부착된 분리된 바이다.
제3c도 및 제3b도는 본 발명의 양호한 실시예의 구성을 도시한다. 특히, 제 3a도는 알려진 제조 기술을 이용하여 사용될 수 있는 제조 패턴의 양호한 실시예의이중 레벨 리드 프레임(114)의 상면도를 도시한다. 이중 레벨 리드 프레임(114)는 기본적으로 3개의 조각으로 형성된다. 그들은 메인 리드 프레임(115), 버스 바 프레임(128 및 130)을 포함한다. 메인 리드 프레임 결합 핑거(122 및 124)는 집적 회로 칩 위에 배치될 때 결합 패드(126)과 접촉하는 중심선(136)으로 돌출된다. 전력 버스 접속을 위해 버스 바 프레임(128 및 130)은 각각 버스 바 결합 핑거(118 및 120)을 제공하는데, 이 결합 핑거들 또한 결합 패드(126)의 적절한 하나에 접속하기 위해 중심선(136)으로 연장된다.
메인 리드 프레임(115) 위에 버스 바 ILB 프레임(128)을 부착하기 위해 이중레벨 구성으로 형성된 2개 형태의 리드 프레임 구조를 갖는 것이 필요하다. 제3b도는 버스 바 프레임(128) 및 메인 리드 프레임(122) 사이의 관계를 도시한 측면 사시도이다. 특히, 버스 바 리드 프레임(128)은 접속 부분(142)를 거쳐 하부 레벨부 (140)으로 되는 상부 레벨부(138)을 갖는다. 또한, 메인 리드 프레임(115)는 접속 부분(148)을 거쳐 하부(146)에 접속되는 상부(144)를 포함한다. 위치(150 및 152)에서 버스 바 리드 프레임(128)은 메인 리드 프레임(115)와 결합된다는 것을 유의하여야 한다. 이것은 널리 알려진 외부 리드 결합 방법 중 한 방법에 의해 달성될 수 있다.
제4a도 및 제4b도는 각각 본 발명의 다른 실시예의 상면도 및 측면도이다. 특히, 버스 바 ILB 리드 프레임(128' 및 130')는 접착 테이프를 사용하여 메인 리드 프레임(115) 위에 부착된다. 제4도는 버스 바 ILB(128')의 상부(138) 및 메인 리드 프레임(115)의 하부(146) 사이에 위치된 접착 테이프(154)를 도시한다. 테이프(154)는 전형적으로 반도체 칩 제조 프로세스에 이용하는 양면 접착 테이프(예를 들어, 캡톤 또는 폴리이미드 물질을 포함함)이다. 제4a도 및 제4b도의 구성에서, 버스 바리드 프레임(128' 및 130')은 메인 리드 프레임(115)의 구조물(132 및 134)를 접속하여 위에 배치함으로써 메인 리드 프레임(115)로부터 외부 회로에 연장할 수 있다.
요약하면, 리드 온 칩 중심 결합 집적 회로 패키지 내부에 직접적인 내부 리드 결합 또는 ILB를 허용하고, 메인 리드 프레임 및 버스 바 결합 핑거가 메인 리드 프레임 및 버스 바 리드 프레임의 리드 온 칩 구성을 허용하도록 집적 회로 칩상의 제2 복수의 내부 결합 패드에 직접 접속되도록 복수의 버스 바 결합 핑거를 갖는 최소한 하나의 버스 바 리드 프레임과 함께 집적 회로 칩 상의 제1 복수의 내부 결합 패드에 직접 접속된 복수의 리드 프레임 결합 핑거를 갖는 메인 리드 프레임을 포함하는 이중 레벨 리드 프레임 구성이 제시된다.
본 발명이 상술된 실시예를 참조하여 기술되었지만, 이 설명은 제한된 의미로 해석되어서는 안된다. 본 발명의 다른 실시예 뿐만 아니라 기술된 실시예의 다양한 변형이 상술한 설명을 참조하여 본 분야에 숙련된 기술자들에게는 명백한 것으로 될 것이다. 그러므로, 첨부한 특허 청구의 범위는 본 발명의 진정한 범위를 벗어나지 않는 그러한 변형을 포함하는 것으로 고려된다.
제1도는 종래의 리드 온 칩 패키징 용 리드 프레임 구성을 도시한 도면.
제2도는 양호한 실시예의 리드 프레임 및 버스 바 구성의 절단 등축 사시도.
제3a도 및 제3b도는 각각 본 발명의 양호한 실시예의 일정 부분의 상면도 및 측면도.
제4a도 및 제4b도는 각각 본 발명의 다른 실시예의 단면도 및 측면도.
도면의 주요 부분에 대한 부호의 설명
100 : 집적 회로 칩 패키지
114 : 이중 레벨 리드 프레임
115 : 메인 리드 프레임
116 : 집적 회로 칩
118, 120 : ILB 버스 바 결합 핑거
122, 124 : ILB 리드 프레임 핑거
126 : 결합 패드
128, 130 : 버스 바 프레임

Claims (7)

  1. 반도체 장치- 상기 반도체 장치는 상기 반도체 장치의 표면의 적어도 하나의 중심 행에 결합 패드(bond pad)를 구비함 -
    상기 결합 패드 중 제1 복수의 결합 패드 각각에 직접 접속된 제1 단부 및 외부 회로로의 접속을 위한 제2 단부를 구비한 복수의 결합 핑거(bond finger), 및
    상기 결합 패드 중 제2 복수의 결합 패드에 직접 접속하기 위한 복수의 버스 바 결합 핑거 및 외부 회로로의 접속을 위한 적어도 하나의 버스 바 결합 핑거를 구비한 적어도 하나의 버스 바
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 복수의 결합 핑거의 상기 제1 단부는 결합 패드를 구비한 상기 반도체 장치의 상기 표면에 대하여 제1 평면상에 있고, 상기 적어도 하나의 버스 바는 상기 반도체 장치의 상기 표면에 대하여 제2 평면상에 있는 것을 특징으로 하는 장치.
  3. 제2항에 있어서,
    상기 적어도 하나의 버스 바는 상기 제1 복수의 결합 핑거를 가로지르는 (traverse) 것을 특징으로 하는 장치.
  4. 제1항에 있어서,
    상기 반도체 장치의 상기 표면은 상부 표면인 것을 특징으로 하는 장치.
  5. 제2항에 있어서,
    상기 제1 평면은 결합 패드를 갖는 상기 반도체 장치의 상기 표면과 상기 제2 평면 사이에 있는 것을 특징으로 하는 장치.
  6. 제1항에 있어서,
    외부 회로로의 접속을 위한 상기 복수의 결합 핑거의 상기 제2 단부 및 상기 적어도 하나의 버스 바 결합 핑거는 상기 반도체 장치의 측면을 감싸거나 측면 위로 접혀진 것을 특징으로 하는 장치.
  7. 제2항에 있어서,
    상기 적어도 하나의 버스 바와 상기 제1 평면상의 상기 결합 핑거 사이에 절연체를 포함하는 것을 특징으로 하는 장치.
KR1019930020077A 1992-09-30 1993-09-28 리드프레임의리드온칩내부리드를결합하는방법및장치 KR100328906B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/954,183 1992-09-30
US07/954,183 US5331200A (en) 1992-09-30 1992-09-30 Lead-on-chip inner lead bonding lead frame method and apparatus

Publications (2)

Publication Number Publication Date
KR940008057A KR940008057A (ko) 1994-04-28
KR100328906B1 true KR100328906B1 (ko) 2002-07-08

Family

ID=25495054

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930020077A KR100328906B1 (ko) 1992-09-30 1993-09-28 리드프레임의리드온칩내부리드를결합하는방법및장치

Country Status (7)

Country Link
US (1) US5331200A (ko)
EP (1) EP0590986B1 (ko)
JP (1) JPH06283567A (ko)
KR (1) KR100328906B1 (ko)
DE (1) DE69329000D1 (ko)
SG (1) SG44609A1 (ko)
TW (1) TW239901B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2732767B2 (ja) * 1992-12-22 1998-03-30 株式会社東芝 樹脂封止型半導体装置
US5729049A (en) * 1996-03-19 1998-03-17 Micron Technology, Inc. Tape under frame for conventional-type IC package assembly
US6078502A (en) * 1996-04-01 2000-06-20 Lsi Logic Corporation System having heat dissipating leadframes
US5717246A (en) * 1996-07-29 1998-02-10 Micron Technology, Inc. Hybrid frame with lead-lock tape
US5763945A (en) * 1996-09-13 1998-06-09 Micron Technology, Inc. Integrated circuit package electrical enhancement with improved lead frame design
US5907184A (en) * 1998-03-25 1999-05-25 Micron Technology, Inc. Integrated circuit package electrical enhancement
US5817540A (en) * 1996-09-20 1998-10-06 Micron Technology, Inc. Method of fabricating flip-chip on leads devices and resulting assemblies
US6068174A (en) 1996-12-13 2000-05-30 Micro)N Technology, Inc. Device and method for clamping and wire-bonding the leads of a lead frame one set at a time
US6462404B1 (en) * 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6008996A (en) * 1997-04-07 1999-12-28 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US5780923A (en) 1997-06-10 1998-07-14 Micron Technology, Inc. Modified bus bar with Kapton™ tape or insulative material on LOC packaged part
US6580157B2 (en) * 1997-06-10 2003-06-17 Micron Technology, Inc. Assembly and method for modified bus bar with Kapton™ tape or insulative material in LOC packaged part
SG73480A1 (en) * 1997-11-06 2000-06-20 Texas Instr Singapore Pte Ltd High density integrated circuit package
US6144089A (en) 1997-11-26 2000-11-07 Micron Technology, Inc. Inner-digitized bond fingers on bus bars of semiconductor device package
JPH11251006A (ja) * 1997-12-19 1999-09-17 Osram Sylvania Inc リードフレーム、リードフレームアセンブリ及び関連方法
SG79963A1 (en) * 1998-03-28 2001-04-17 Texas Instr Singapore Pte Ltd Semiconductor device testing and burn-in methodology
US6124150A (en) * 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
US6052289A (en) * 1998-08-26 2000-04-18 Micron Technology, Inc. Interdigitated leads-over-chip lead frame for supporting an integrated circuit die
KR100408391B1 (ko) * 2000-06-09 2003-12-06 삼성전자주식회사 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly
TWI447878B (zh) * 2009-08-28 2014-08-01 Great Team Backend Foundry Inc 增加通路及降低電阻之電晶體連接結構
US9263370B2 (en) * 2013-09-27 2016-02-16 Qualcomm Mems Technologies, Inc. Semiconductor device with via bar
US9570381B2 (en) * 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57114261A (en) * 1981-01-07 1982-07-16 Hitachi Ltd Lead frame structure
US4801999A (en) * 1987-07-15 1989-01-31 Advanced Micro Devices, Inc. Integrated circuit lead frame assembly containing voltage bussing and distribution to an integrated circuit die using tape automated bonding with two metal layers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754317A (en) * 1986-04-28 1988-06-28 Monolithic Memories, Inc. Integrated circuit die-to-lead frame interconnection assembly and method
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
US5227661A (en) * 1990-09-24 1993-07-13 Texas Instruments Incorporated Integrated circuit device having an aminopropyltriethoxysilane coating
US5206536A (en) * 1991-01-23 1993-04-27 Texas Instruments, Incorporated Comb insert for semiconductor packaged devices
KR940006164B1 (ko) * 1991-05-11 1994-07-08 금성일렉트론 주식회사 반도체 패키지 및 그 제조방법
JPH05114685A (ja) * 1991-10-23 1993-05-07 Mitsubishi Electric Corp 半導体装置
EP0594299A3 (en) * 1992-09-18 1994-11-23 Texas Instruments Inc Multi-layer circuit grid unit and integrated circuit method.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57114261A (en) * 1981-01-07 1982-07-16 Hitachi Ltd Lead frame structure
US4801999A (en) * 1987-07-15 1989-01-31 Advanced Micro Devices, Inc. Integrated circuit lead frame assembly containing voltage bussing and distribution to an integrated circuit die using tape automated bonding with two metal layers

Also Published As

Publication number Publication date
US5331200A (en) 1994-07-19
KR940008057A (ko) 1994-04-28
TW239901B (ko) 1995-02-01
EP0590986A1 (en) 1994-04-06
SG44609A1 (en) 1997-12-19
JPH06283567A (ja) 1994-10-07
EP0590986B1 (en) 2000-07-12
DE69329000D1 (de) 2000-08-17

Similar Documents

Publication Publication Date Title
KR100328906B1 (ko) 리드프레임의리드온칩내부리드를결합하는방법및장치
US5373188A (en) Packaged semiconductor device including multiple semiconductor chips and cross-over lead
US6576987B2 (en) Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6118174A (en) Bottom lead frame and bottom lead semiconductor package using the same
US5164817A (en) Distributed clock tree scheme in semiconductor packages
JPH1092972A (ja) 集積回路用パッケージ
US6121690A (en) Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
JP2859223B2 (ja) 半導体装置
JPH0774278A (ja) セラミック・パッケージ組立部品
US5473188A (en) Semiconductor device of the LOC structure type having a flexible wiring pattern
US5719748A (en) Semiconductor package with a bridge for chip area connection
KR20010036142A (ko) 다층 리드를 갖는 반도체 칩 패키지
US6984882B2 (en) Semiconductor device with reduced wiring paths between an array of semiconductor chip parts
KR20010059916A (ko) 멀티칩 모듈 반도체패키지
US6713869B2 (en) Wiring pattern of semiconductor device
KR970001890B1 (ko) 상호연결회로기판을 갖춘 반도체장치
JP2507855B2 (ja) 半導体装置
KR100206975B1 (ko) 반도체 패키지
KR200198458Y1 (ko) 반도체 패키지의 회로층 연결구조
JPH0888310A (ja) 樹脂封止半導体装置
JPH1012804A (ja) 半導体装置
KR200161172Y1 (ko) 반도체 칩
JP2581278B2 (ja) 半導体装置
JPH06224369A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 12

EXPY Expiration of term