KR100408391B1 - 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치 - Google Patents

전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치 Download PDF

Info

Publication number
KR100408391B1
KR100408391B1 KR10-2000-0031666A KR20000031666A KR100408391B1 KR 100408391 B1 KR100408391 B1 KR 100408391B1 KR 20000031666 A KR20000031666 A KR 20000031666A KR 100408391 B1 KR100408391 B1 KR 100408391B1
Authority
KR
South Korea
Prior art keywords
ball
power
semiconductor device
balls
semiconductor chip
Prior art date
Application number
KR10-2000-0031666A
Other languages
English (en)
Other versions
KR20010110930A (ko
Inventor
송기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2000-0031666A priority Critical patent/KR100408391B1/ko
Priority to US09/811,666 priority patent/US7002242B2/en
Priority to TW090108858A priority patent/TW486792B/zh
Priority to DE10121896A priority patent/DE10121896B4/de
Priority to GB0110895A priority patent/GB2368718B/en
Priority to JP2001154475A priority patent/JP4472891B2/ja
Publication of KR20010110930A publication Critical patent/KR20010110930A/ko
Application granted granted Critical
Publication of KR100408391B1 publication Critical patent/KR100408391B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치가 개시된다. 본 발명에 따른 볼 그리드 어레이 패키지 반도체 장치는 반도체 칩, 기판, 접착 수단 및 다수의 볼들을 구비한다. 반도체 칩은 중앙부에 패드를 갖는다. 기판은 중앙부에 소정 크기의 슬롯이 있고, 한 면에 신호 배선 패턴 및 다수의 볼 장착부가 형성되는 신호 배선면을 구비하며, 다른 한 면에 반도체 칩이 마운트된다. 접착 수단은 반도체 칩을 기판 위에 고정하기 위한 수단으로, 반도체 칩과 기판 사이에 삽입된다. 다수의 볼들은 볼 장착부에 각각 장착되어 외부 회로에 연결된다. 신호 배선면은 제1 및 제2 신호 배선면을 포함한 적어도 두 개의 신호 배선면으로 구분된다. 그리고, 제1 전원을 위한 배선들은 제1 신호 배선면에만 형성되고, 서로 결합되어, 전기적으로 단일 노드를 구성한다. 제2 전원을 위한 배선들은 제2 신호 배선면에만 형성되고, 서로 결합되어, 전기적으로 단일 노드를 구성한다. 본 발명의 볼 그리드 어레이 패키지 반도체 장치에 의하여, 반도체 장치의 패키지 상의 전원 배선에서 발생되는 인덕턴스의 크기를 크게 감소시킬 수 있다. 따라서, 반도체 장치의 전원 특성 및 신뢰성이 향상된다.

Description

전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치{Ball grid array package semiconductor device having improved power line routing}
본 발명은 반도체 장치에 관한 것으로서, 특히 외부와의 인터페이스를 위해 볼(ball) 형태의 접촉부를 갖는 볼 그리드 어레이(BGA, Ball Grid Array) 패키지 반도체 장치에 관한 것이다.
전자기기가 점차 소형 경박화 됨에 따라, 전자기기를 구성하는 반도체 장치의 크기 역시 점차 소형 경박화되는 추세이다. 따라서 반도체 패키지의 발전 방향도 기존의 DIP(Dual In line Package), SOJ(Small Outline with J-lead), QFP(Quad Flat Package) 형태 등에서, BGA, CSP(Chip Scale Package)로 변화되고 있다. 이렇게 진보된 BGA, CSP 패키지에서는 가급적 반도체 패키지의 크기를 소형화시키기 위해, 기존에 사용하던 리드(lead) 대신 볼(ball)을 사용하고 패키지의 크기를 칩(chip) 정도의 크기까지 줄이기 위해 끊임없는 연구 개발이 진행되고 있다.
특히, 리드 대신에 볼을 사용하는 BGA 패키지는 램버스 디램(Rambus DRAM) 등 사용범위가 급속히 확산되고 있다. BGA 패키지는 기판상에 형성된 소정의 신호 회로 패턴을 통하여 반도체의 패드와 볼간을 연결한다. 신호 회로 패턴은 기존의 SOJ 패키지에서 사용되는 본딩 와이어(bonding wire)와는 달리, 다수 개의 신호선 혹은 전원선이 결합될 수 있는 장점이 있다.
종래의 BGA 패키지 형태의 CSP 반도체 장치의 일종이 국내 등록특허번호 제10-0248792 및 미국 특허 번호 제5,920,118에 개시되어 있다.
도 1은 상기의 특허에 기술되어 있는 BGA 패키지 반도체 장치를 나타내는 도면으로서, 도 1A는 평면도이고, 도 1B는 단면도이다. 이를 참조하면, 종래 기술에 의한 볼그리드 어레이 패키지 반도체 장치는 기판(110), 중심에 패드(122)를 갖는 반도체 칩(120), 반도체 칩과 기판 사이의 접착 수단(140) 및 외부 회로와의 연결을 위한 볼(150)을 구비한다. 기판(110)의 일면에는 볼(150)이 장착되는 볼 장착부(116)가 있고, 볼 장착부(116)는 소정의 신호회로 패턴(114) 및 와이어(130)에 의해 반도체 칩(120)의 패드(122)에 연결된다.그런데, 2개 이상의 외부 전원을 공급받는 기존의 BGA 패키지 반도체 장치에서, 외부 전원의 연결시, 최소 2개 이상의 전원을 분리하여 연결하므로 동일 전원선간의 결합에 한계가 있다. 따라서, 도 1에서 도시된 바처럼, 각각의 분리된 전원선이 발생한다. 분리된 전원선은 폭이 좁으므로 전원선의 인덕턴스가 증가한다.종래 기술의 문제점을 좀 더 상세히 설명하기 위하여 도 7을 참조한다. 도 7은 종래 기술에 의한 볼 그리드 어레이 패키지 반도체 장치의 기판(110)의 일면을 구체적으로 보여주는 패턴도이다. 이를 참조하면, 다수의 패드들(122)이 기판(110)의 가운데에 일렬로 정렬되어 있고, 패드들(122)은 굵고 가는 다양한 배선들을 통하여 볼 장착부들(도 7에서 원으로 표시된 부분들)에 전기적으로 연결된다. 볼 장착부들 중에서 VDD로 표시된 볼 장착부들은 전원 볼 장착부들이고, VSS로 표시된 볼 장착부들은 그라운드 볼 장착부들이며, 그 외의 볼 장착부들은 신호 볼 장착부들이다.그런데, 전원 볼 장착부들과 그라운드 볼 장착부들 및 신호 볼 장착부들이 슬롯을 중심으로 양쪽에 모두 혼재되어 있으므로, 다른 배선들과 잘못 연결되지 않게 전원 볼 장착부들(VDD) 및 그라운드 볼 장착부들(VSS)을 각각 융합(merge)하는데 한계가 있다. 이는 특히, 단일 층 기판 위에 많은 다른 종류의 볼 장착부들-전원 볼 장착부들(VDD), 그라운드 볼 장착부들(VSS) 및 신호 볼 장착부들-과 그들의 배선들이 존재해야 하기 때문이다.도 7을 참조하면, 전원 볼 장착부와 연결되는 전원 라인과 그라운드 볼 장착부와 연결되는 그라운드 라인이 두 개의 신호 볼 장착부들 사이를 통과하도록 배선되는 경우가 존재한다. 참조번호 170으로 표시된 부분이 그 예이다. 이 경우에는 배선 라인이 가늘어질 수 밖에 없다. 따라서, 전원선의 인덕턴스가 증가하며, 신뢰성 문제가 발생할 수 있다.또 다른 문제점으로는, 전원 볼 장착부 및 그라운드 볼 장착부를 패드와 연결하는 전원 배선들 중에서 고립된 전원 배선이 존재한다는 것이다. 참조번호 172로 표시된 부분이 그 예를 보여준다. 이와 같이, 동일한 다른 볼 장착부와 연결되지 않고, 하나의 볼 장착부로부터 패드로 연결되는 고립된 전원 배선으로 인해 스위칭 잡음이 커진다.전술한 바와 같이 종래 기술에 따라 BGA 패키지 반도체 장치의 단일 층에 배선을 하는 경우에, 스위칭 잡음이 크며, 공급되는 전원의 신뢰성에 문제가 있을 수 있다. 공급되는 전원이 안정화되지 못하면, 반도체 장치의 오동작이 유발될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 패키지상에서 서로 다른 전원의 배선을 분리시키고, 동일 전원선은 최대한 결합시킴으로써, 인덕턴스의 크기를 줄이고 안정적인 전원을 공급하는 볼 그리드 어레이 패키지 반도체 장치를 제공하는 것이다.
도 1은 종래 기술에 의한 볼그리드 어레이 패키지 반도체 장치를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 볼그리드 어레이 패키지 반도체 장치를 나타내는 도면이다.
도 3은 도 2의 BGA 패키지 반도체 장치에서, 제1 및 제2 신호 배선면으로 이루어진 신호 배선면을 보여주는 도면이다.
도 4는 본 발명의 다른 일 실시예에 따른 볼그리드 어레이 패키지 반도체 장치를 나타내는 평면도이다.
도 5는 P형 기판을 갖는 트윈-웰(twin-well) 구조의 한 예를 보여주는 단면도이다.
도 6은 P형 기판을 갖는 트리플-웰(triple-well) 구조의 한 예를 보여주는 단면도이다.도 7는 종래 기술에 의한 볼 그리드 어레이 패키지 반도체 장치의 기판의 일면을 구체적으로 보여주는 패턴도이다.도 8은 본 발명의 일 실시예에 따른 볼그리드 어레이 패키지 반도체 장치의 기판의 일면을 구체적으로 보여주는 패턴도이다.
상기 기술적 과제를 이루기 위한 본 발명의 일면은 제1 전원 및 제2 전원을 포함하여, 적어도 두 개의 외부 전원들을 공급받는 볼 그리드 어레이 패키지 반도체 장치에 관한 것으로, 제1 면에 배열된 다수의 패드들을 갖는 반도체 칩; 상기 반도체 칩의 상기 제1 면과 마주하는 제1 면과 반대쪽의 제2 면과 상기 다수의 패드들을 노출시키기 위하여 상기 다수의 패드들의 위로 배치되는 슬롯을 가지는 기판; 상기 반도체 칩을 상기 기판 위에 고정하기 위하여 상기 반도체 칩과 상기 기판의 각 제1 면 사이에 삽입되는 접착 수단; 상기 슬롯의 한 쪽(side)에 상기 기판의 상기 제2 면의 제1 이차원 영역(이하, 제1 신호 배선면)에 배열되는 제1 전원면; 상기 기판의 상기 제2 면의 제2 이차원 영역(이하, 제2 신호 배선면)에 배열되는 제2 전원면; 상기 제1 신호 배선면에 배치되는 다수의 제1 볼 장착부들; 상기 제2 신호 배선면에 배치되는 다수의 제2 볼 장착부들; 상기 다수의 제1 볼 장착부들에 각각 장착되는 다수의 제1 볼들로서, 상기 다수의 제1 볼들 중 일부는 상기 제1 전원면에 전기적으로 연결되고, 상기 다수의 제1 볼들 중 나머지는 상기 제1 전원면으로부터 전기적으로 격리되는 상기 다수의 제1 볼들; 상기 다수의 제2 볼 장착부들에 각각 장착되는 다수의 제2 볼들로서, 상기 다수의 제2 볼들 중 일부는 상기 제2 전원면에 전기적으로 연결되고, 상기 다수의 제2 볼들 중 나머지는 상기 제2 전원면으로부터 전기적으로 격리되는 상기 다수의 제2 볼들; 및 상기 제1 및 제2 전원면과 상기 다수의 제1 및 제2 볼들 중 적어도 일부의 볼들을 상기 슬롯을 통하여 상기 반도체 장치의 각 패드에 연결하는 다수의 와이어들을 구비하며, 상기 제1 전원은 상기 다수의 제1 볼들 중 상기 제1 전원면에 전기적으로 연결되는 적어도 하나의 제1 볼에 공급되며, 상기 제2 전원은 상기 다수의 제2 볼들 중 상기 제2 전원면에 전기적으로 연결되는 적어도 하나의 제2 볼에 공급된다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일면은 제1 전원과 그라운드 전압을 공급받는 볼 그리드 어레이 패키지 반도체 장치에 관한 것으로, 다수 개의 전원 패드들 및 다수 개의 그라운드 패드들을 포함하여 다수 개의 패드들을 갖는 반도체 칩; 중앙부에 소정 크기의 슬롯이 있는 단일 층 기판으로서, 상기 슬롯의 한쪽의 이차원 영역위에 위치하며 다수 개의 전원볼 장착부들이 배열되는 전원면과 상기 슬롯의 다른 쪽의 이차원 영역위에 위치하며 다수개의 그라운드볼 장착부들이 배열되는 그라운드면과 다수 개의 신호볼 장착부들을 포함하는 제1면; 및 상기 제1 면의 반대쪽 면으로서 상기 반도체 칩을 마운트하기 위한 제2 면을 가지는 상기 단일 층 기판; 상기 다수개의 전원 볼 장착부들에 각각 장착되며 상기 전원면에 전기적으로 연결되는 다수개의 전원 볼들; 및 상기 다수개의 그라운드 볼 장착부들에 각각 장착되며 상기 그라운드면에 전기적으로 연결되는 다수 개의 그라운드 볼들을 구비하며, 상기 전원면의 경계는 상기 다수개의 신호볼 장착부들 중 상기 전원면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 둘러쌈으로써, 상기 다수개의 신호볼 장착부들 중 상기 전원면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 상기 전원면으로부터 전기적으로 격리하고, 상기 그라운드면의 경계는 상기 다수개의 신호볼 장착부들 중 상기 그라운드 면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 둘러쌈으로써, 상기 다수개의 신호볼 장착부들 중 상기 그라운드 면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 상기 그라운드면으로부터 전기적으로 격리하며, 상기 제1 전원은 상기 다수개의 전원 볼들 중 적어도 하나에 공급되며, 상기 그라운드 전압은 상기 다수개의 그라운드 볼들 중 적어도 하나에 공급된다.
본 발명의 볼 그리드 어레이 패키지 반도체 장치에 의하여, 반도체 장치의 패키지 상의 전원 배선에서 발생되는 인덕턴스의 크기를 크게 감소시킬 수 있다. 따라서, 반도체 장치의 전원 특성 및 신뢰성이 향상된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.
도 2는 본 발명의 일 실시예에 따른 BGA 패키지 반도체 장치를 나타내는 도면으로서, 도 2A는 평면도이고, 도 2B는 단면도이다. 이를 참조하면, 바람직한 실시예에 따른 BGA 패키지 반도체 장치는 반도체 칩(220), 기판(210), 접착 수단(230) 및 다수의 볼들(250)을 구비한다. 그리고, 본 실시예의 BGA 패키지 반도체 장치는 서로 다른 전압을 가지는 두 개 이상의 외부 전원을 공급받는다.
반도체 칩(220)은 중앙부에 패드(222)를 가진다. 반도체 칩(220)은 패드(222)를 통하여 반도체 칩(220)의 외부와 인터페이스한다.
기판(210)은 반도체 칩(220)을 지지하는 역할을 한다. 즉, 기판(210) 위에 반도체 칩(220)이 마운트된다. 따라서, 반도체 칩(220)을 기판(210)에 고정시키기 위한 접착 수단(230)이 기판(210)과 반도체 칩(220) 사이에 들어간다. 그리고, 기판(210)은 소정의 신호 배선 패턴(214) 및 볼(250)을 통하여 반도체 칩(220)을 반도체 장치의 외부와 연결시키는 역할을 한다. 이를 위해, 접착 수단(230)과 접촉하지 않는 기판(210)의 다른 면에는 신호 배선면이 형성된다. 즉, 기판(210)의 상면으로는 반도체 칩(220)이 마운트되고, 기판(210)의 하면에는 신호 배선면이 형성된다. 신호 배선면에는 다수의 볼 장착부(216) 및 신호 배선 패턴(214)이 형성된다. 볼 장착부(216)에는 볼(250)이 각각 장착되어 외부 회로와 연결된다.
기판(210)은 중앙부에 소정 크기의 슬롯(212)을 가진다. 슬롯(212)은 소정 크기의 뚫린 공간이다. 슬롯(212)을 통해 신호 배선 패턴(214)이 반도체 칩(220)의 패드(222)와 연결된다.
궁극적으로, 반도체 칩(220)은 패드(222), 신호 배선 패턴(214) 및 볼(250)을 통하여 외부와 인터페이스한다.
신호 배선면은 2개 이상의 신호 배선면으로 구분된다. 기판(210)의 중앙에 직렬의 슬롯(212)이 있으므로, 슬롯(212)을 중심으로 양쪽으로 신호 배선면을 구분하는 것이 바람직하다. 본 실시예에서는 2개의 신호 배선면을 가지는 것으로 한다.그리고, 설명의 편의상 각각의 신호 배선면을 제1 및 제2 신호 배선면(217, 218)으로 지칭한다.
도 3은 도 2의 BGA 패키지 반도체 장치에서, 제1 및 제2 신호 배선면(217, 218)으로 구분된 기판(210)의 신호 배선면을 보여주는 도면이다.
외부 전원중에서 선택된 하나의 전원(이하 제1 전원이라 함)은 제1 신호 배선면(217)을 통해서만 연결된다. 즉, 제1 전원은 제1 신호 배선면(217)에 형성되는 신호 배선 패턴을 통해서만 공급된다. 따라서, 제1 전원을 위한 배선들이 제1 신호 배선면(217)에서 용이하게 결합될 수 있다. 그러므로, 도 2A에서 도시된 것처럼, 제1 전원의 배선들이 결합되어 제1 전원면(262)를 형성한다. 제1 전원면(262)은 전기적으로 단일 노드(node)를 구성한다.
외부 전원중에서 선택된 다른 하나의 전원(이하 제2 전원이라 함)은 제2 신호 배선면(218)에 형성되는 신호 배선 패턴을 통해서만 공급된다. 따라서, 제2 전원을 위한 배선들은 제2 신호 배선면(218)에서 용이하게 결합될 수 있다. 그러므로, 제2 전원의 배선들이 결합되어 제2 전원면(264)를 형성한다. 제2 전원면(264)은 전기적으로 단일 노드를 구성한다.
따라서, 슬롯(212)을 중심으로 서로 다른 전압을 가지는 제1 및 제2 전원의 공급은 분리된다. 그러므로, 제1 및 제2 전원선을 배선하는데 있어서, 각각을 분리해야 하는 부담을 크게 줄일 수 있다. 그리고, 분리된 제1 및 제2 전원의 배선이 각각 결합됨으로 인하여, 배선폭이 넓어지므로, 인덕턴스가 크게 감소된다.
결과적으로, 기존의 혼재된 전원 배선으로 인해 발생하는 인덕턴스의 증가및 전원 특성의 불량을 개선할 수 있다.
바람직하기로는, 제1 전원은 양전압을 갖는 전원(VDD)이고, 제2 전원은 그라운드(GND)이다.도 2를 다시 참조하면, 도 2a는 제1 및 제2 신호 배선면(217, 218)에 각각 2열의 볼 장착부(216)가 배열된 구조를 보여준다. 제1 신호 배선면(217)에서 바깥 쪽의 볼 장작부(216)에 장착되는 볼들은 모두 제1 전원(VDD)에 연결된다. 그리고, 제2 신호 배선면에서(218)의 바깥 쪽의 볼 장작부(216)에 장착되는 볼들은 모두 그라운드(GND)에 연결된다. 나머지 볼 장착부(216)에 장착되는 볼들을 통해서는 전원 외의 다른 신호들이 입출력된다. 또한 제1 및 제2 전원(VDD, GND)이외의 다른 전원이 연결될 수도 있다.도 8은 본 발명의 일 실시예에 따른 볼그리드 어레이 패키지 반도체 장치의 기판의 일면을 구체적으로 보여주는 패턴도이다. 이를 참조하면, 다수의 패드들(322)이 단일 층 기판(310)의 가운데에 일렬로 정렬되어 있다. 볼 장착부들(원으로 표시된 부분) 중에서 VDD로 표시된 볼 장착부들은 전원 볼 장착부들이고, VSS로 표시된 볼 장착부들은 그라운드 볼 장착부들이며, 그 외의 볼 장착부들은 신호 볼 장착부들이다. 전원 볼 장착부들은 전원면(362)에만, 그라운드 볼 장착부들은 그라운드면(364)에만 형성되고, 나머지 신호 볼 장착부들은 어느 면에나 형성될 수 있다. 신호 볼 장착부는 상기의 전원(VDD)이나 그라운드(VSS) 외의 다른 전원에 연결될 수도 있다.전원면(362)은 단일 층 기판(310)에서 다수의 전원 볼 장착부들을 전기적으로 융합하는 면이다. 따라서, 전원 패드들은 특정의 전원 볼 장착부에 연결되는 것이 아니라 전원면(362)에 연결되며, 신호 패드들은 배선 라인을 통해 신호 볼 장착부들에 연결된다. 전원면(362)의 경계는 전원면(362)에 위치하는 신호 볼 장착부들 및 그 신호 볼 장착부들의 배선 라인들을 둘러싼다.그라운드 면(364)은 단일 층 기판(310)에서 다수의 그라운드 볼 장착부들을 전기적으로 융합하는 면이다. 따라서, 그라운드 패드들은 특정의 그라운드 볼 장착부에 연결되는 것이 아니라 그라운드 면(364)에 연결된다. 그라운드 면(364)의 경계는 그라운드 면(364)에 위치하는 신호 볼 장착부들 및 그 신호 볼 장착부들의 배선 라인들을 둘러싼다.따라서, 본 발명에 따른 반도체 장치의 기판에서는 전원 볼 장착부와 연결되는 전원 라인과 그라운드 볼 장착부와 연결되는 그라운드 라인이 두 개의 신호 볼 장착부들 사이를 통과하도록 배선되는 경우나, 동일한 다른 볼 장착부와 연결되지 않고 하나의 볼 장착부로부터 패드로 연결되는 고립된 전원 배선은 발생하지 않는다. 그러므로, 전원선의 인덕턴스가 감소되며, 전원 공급의 신뢰성이 향상된다.만약, 특정 회로, 예를 들어, 지연동기루프(DLL)이나 위상 동기루프(PLL)에 안정된 전원/그라운드를 공급하기 위해, 전원면 및 그라운드면(362,364)로부터 분리된 전원/그라운드 라인이 필요한 경우에는, 그 분리된 전원/그라운드 라인에 연결되는 전원/그라운드 볼 장착부는 전원면 및 그라운드면(362,264)에 융합되지 않는다. 분리된 전원/그라운드 볼 장착부 및 그들의 배선은 신호 볼 장착부들 및 그들의 배선처럼 처리된다.전술한 본 발명에 따른 BGA 패키지 반도체 장치의 반도체 칩이 P형 기판을 갖는 트리플-웰(triple-well) 구조 또는 트윈-웰(twin-well) 구조를 포함할 때, 전술한 제1 전원(VDD)은 엔웰(n-well)에 인가될 수 있다. 그리고, 제2 전원(GND)은 BGA 패키지 반도체 장치의 반도체 칩이 P형 기판을 갖는 트리플-웰(triple-well) 구조 또는 트윈-웰(twin-well) 구조를 포함할 때, P형 기판(p-substrate) 또는 포켓 피웰(pocket p-well)에 인가될 수 있다.
도 5 및 도 6은 각각 P형 기판을 갖는 트윈-웰(twin-well) 구조와 트리플-웰(triple-well) 구조의 한 예를 보여주는 단면도이다. 도 5의 트윈-웰 구조는 P형 기판에 n형 불순물을 주입하여 엔웰을 형성하고, 엔웰 영역에 드레인 및 소스가 형성되는 구조이다. 도 6의 트리플-웰 구조는 P형 기판에 사각형 도우넛 형태의 엔웰이 형성되고, 소정의 깊이에 엔웰층(deep n-well)이 형성됨으로써, 사각형 도우넛 형태의 엔웰과 아래쪽의 엔웰층에 의해 포켓 피웰이 형성되는 구조이다.
본 실시예에서는, 외부로부터 공급되는 2개 이상의 전원들 중에서 2개를 선택하여 슬롯을 중심으로 분리한다. 그러나, 다양한 변형이 있을 수 있다. 즉, 신호 배선면을 복수 개의 신호 배선면으로 구분하고, 2개 이상의 외부 전원들 중에서 적어도 어느 하나의 외부 전원을 위한 배선들은, 대응되는 신호 배선면에만 형성될 수 있다. 대응되는 신호 배선면이란, 외부 전원 외의 신호를 위한 배선과 선택된 어느 하나의 외부 전원을 위한 배선만 형성되는 신호 배선면을 말한다. 선택된 외부 전원에 각각 대응되는 신호 배선면 외의 나머지 신호 배선면에는 선택되지 않은 나머지 외부 전원들을 위한 배선들이 혼재할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 BGA 패키지 반도체 장치를 나타내는 평면도이다. 본 실시예에서는, 외부 전원들 중에서 하나만을 선택하여, 한 쪽의 신호 배선면으로 분리하고, 다른 신호 배선면에는 나머지 외부 전원이 혼재하는 경우를 보여준다.
도 4의 BGA 패키지 반도체 장치의 구성은 도 3의 BGA 패키지 반도체 장치의 구성과 동일하다. 따라서, 여기서는 각 구성요소에 대한 설명은 생략한다.
도 4의 실시예에서는, 외부 전원들 중에서 하나의 전원만 선택된다. 선택된 하나의 전원을 제1 전원이라 하면, 도 2의 실시예에서 처럼, 제1 전원은 제1 신호 배선면(217)을 통해서만 연결된다. 그리고, 제2 신호 배선면(218)에서는 제1 전원을 제외한 나머지 외부 전원들이 모두 배선되어 공급될 수 있다. 제1 전원은 양전압을 갖는 전원(VDD)일수도 있고, 그라운드(GND)일 수도 있다.
그러므로, 전원 공급을 위한 배선을 하는데 있어서, 인덕턴스 및 신뢰도 등에 있어서 가장 문제가 되는 하나의 외부 전원을 선택하고, 해당 외부 전원을 나머지 외부 전원과 분리하여 공급함으로써, 전원 공급의 신뢰성을 향상시킬 수 있다.
제1 전원이 양전압을 갖는 전원(VDD)이면, BGA 패키지 반도체 장치의 반도체 칩이 P형 기판을 갖는 트리플-웰(triple-well) 구조 또는 트윈-웰(twin-well) 구조를 포함할 때, 엔웰(n-well)에 인가될 수 있다.
제1 전원이 그라운드(GND)이면, BGA 패키지 반도체 장치의 반도체 칩이 P형 기판을 갖는 트리플-웰(triple-well) 구조 또는 트윈-웰(twin-well) 구조를 포함할 때, P형 기판(p-substrate) 또는 포켓 피웰(pocket p-well)에 인가될 수 있다.
상기 실시예들의 BGA 패키지 반도체 장치는 패키지의 크기를 줄이기 위하여, 칩 크기 패키지(CSP)로 제작되는 것이 바람직하다. 칩 크기 패키지란 패키지의 크기가 반도체 칩의 크기와 거의 동일하거나 최대 20%를 초과하지 않는 반도체 패키지를 말한다.
발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 볼 그리드 어레이 패키지 반도체 장치에 의하여, 반도체 장치의패키지 상의 전원 배선에서 발생되는 인덕턴스의 크기를 크게 감소시킬 수 있다. 또한, 전원 배선이 용이하다. 따라서, 반도체 장치의 전원 특성 및 신뢰성이 크게 향상된다.

Claims (10)

  1. 제1 전원 및 제2 전원을 포함하여, 적어도 두 개의 외부 전원들을 공급받는 볼 그리드 어레이 패키지 반도체 장치에 있어서,
    제1 면에 배열된 다수의 패드들을 갖는 반도체 칩;
    상기 반도체 칩의 상기 제1 면과 마주하는 제1 면과 반대쪽의 제2 면과 상기 다수의 패드들을 노출시키기 위하여 상기 다수의 패드들의 위로 배치되는 슬롯을 가지는 기판;
    상기 반도체 칩을 상기 기판 위에 고정하기 위하여 상기 반도체 칩과 상기 기판의 각 제1 면 사이에 삽입되는 접착 수단;
    상기 슬롯의 한 쪽(side)에 상기 기판의 상기 제2 면의 제1 이차원 영역(이하, 제1 신호 배선면)에 배열되는 제1 전원면;
    상기 기판의 상기 제2 면의 제2 이차원 영역(이하, 제2 신호 배선면)에 배열되는 제2 전원면;
    상기 제1 신호 배선면에 배치되는 다수의 제1 볼 장착부들;
    상기 제2 신호 배선면에 배치되는 다수의 제2 볼 장착부들;
    상기 다수의 제1 볼 장착부들에 각각 장착되는 다수의 제1 볼들로서, 상기 다수의 제1 볼들 중 일부는 상기 제1 전원면에 전기적으로 연결되고, 상기 다수의 제1 볼들 중 나머지는 상기 제1 전원면으로부터 전기적으로 격리되는 상기 다수의 제1 볼들;
    상기 다수의 제2 볼 장착부들에 각각 장착되는 다수의 제2 볼들로서, 상기 다수의 제2 볼들 중 일부는 상기 제2 전원면에 전기적으로 연결되고, 상기 다수의 제2 볼들 중 나머지는 상기 제2 전원면으로부터 전기적으로 격리되는 상기 다수의 제2 볼들; 및
    상기 제1 및 제2 전원면과 상기 다수의 제1 및 제2 볼들 중 적어도 일부의 볼들을 상기 슬롯을 통하여 상기 반도체 장치의 각 패드에 연결하는 다수의 와이어들을 구비하며,
    상기 제1 전원은 상기 다수의 제1 볼들 중 상기 제1 전원면에 전기적으로 연결되는 적어도 하나의 제1 볼에 공급되며, 상기 제2 전원은 상기 다수의 제2 볼들 중 상기 제2 전원면에 전기적으로 연결되는 적어도 하나의 제2 볼에 공급되는 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  2. 제1 항에 있어서,
    상기 다수의 제1 볼들 중 상기 제1 전원면에 전기적으로 연결되지 않는 적어도 하나의 제1 볼 또는 상기 다수의 제2 볼들 중 상기 제2 전원면에 전기적으로 연결되지 않는 적어도 하나의 제2 볼은 제3 전원에 전기적으로 연결되는 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  3. 제1 항에 있어서, 상기 볼 그리드 어레이 패키지 반도체 장치는
    칩 크기 패키지(chip-size package) 반도체 장치인 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 전원은 양전압을 가지며,
    상기 제2 전원은 그라운드인 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  5. 제4 항에 있어서,
    상기 반도체 칩은 P형 기판을 갖는 트리플-웰 구조를 포함하며,
    상기 제1 전원은 상기 반도체 칩의 엔웰에 인가되고,
    상기 제2 전원은 상기 반도체 칩의 P형 기판 및 포켓 피웰에 인가되는 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  6. 제4 항에 있어서,
    상기 반도체 칩은 P형 기판을 갖는 트리플-웰 구조를 포함하며,
    상기 제1 전원은 상기 반도체 칩의 엔웰에 인가되고,
    상기 제2 전원은 상기 반도체 칩의 P형 기판 및 포켓 피웰 중의 어느 하나에 인가되는 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  7. 제4 항에 있어서,
    상기 반도체 칩은 트윈-웰 구조를 포함하며,
    상기 제1 전원은 상기 반도체 칩의 엔웰에 인가되고,
    상기 제2 전원은 상기 반도체 칩의 P형 기판에 인가되는 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  8. 제1 전원과 그라운드 전위를 공급받는 볼 그리드 어레이 패키지 반도체 장치에 있어서,
    다수 개의 전원 패드들 및 다수 개의 그라운드 패드들을 포함하여 다수 개의 패드들을 갖는 반도체 칩;
    중앙부에 소정 크기의 슬롯이 있는 단일 층 기판으로서, 상기 슬롯의 한쪽의 이차원 영역위에 위치하며 다수 개의 전원볼 장착부들이 배열되는 전원면과 상기 슬롯의 다른 쪽의 이차원 영역위에 위치하며 다수개의 그라운드볼 장착부들이 배열되는 그라운드면과 다수 개의 신호볼 장착부들을 포함하는 제1면; 및 상기 제1 면의 반대쪽 면으로서 상기 반도체 칩을 마운트하기 위한 제2 면을 가지는 상기 단일 층 기판;
    상기 다수개의 전원 볼 장착부들에 각각 장착되며 상기 전원면에 전기적으로 연결되는 다수개의 전원 볼들; 및
    상기 다수개의 그라운드 볼 장착부들에 각각 장착되며 상기 그라운드면에 전기적으로 연결되는 다수 개의 그라운드 볼들을 구비하며,
    상기 전원면의 경계는 상기 다수개의 신호볼 장착부들 중 상기 전원면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 둘러쌈으로써, 상기 다수개의 신호볼 장착부들 중 상기 전원면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 상기 전원면으로부터 전기적으로 격리하고,
    상기 그라운드면의 경계는 상기 다수개의 신호볼 장착부들 중 상기 그라운드 면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 둘러쌈으로써, 상기 다수개의 신호볼 장착부들 중 상기 그라운드 면에 위치하는 신호 볼 장착부들 및 이들의 배선 라인들을 상기 그라운드면으로부터 전기적으로 격리하며,
    상기 제1 전원은 상기 다수개의 전원 볼들 중 적어도 하나에 공급되며, 상기 그라운드 전압은 상기 다수개의 그라운드 볼들 중 적어도 하나에 공급되는 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  9. 제8 항에 있어서, 상기 다수의 신호볼 장착부들 중 적어도 하나는
    제2 전원에 전기적으로 연결되는 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
  10. 제8 항에 있어서, 상기 볼 그리드 어레이 패키지 반도체 장치는
    칩 크기 패키지(chip-size package) 반도체 장치인 것을 특징으로 하는 볼 그리드 어레이 패키지 반도체 장치.
KR10-2000-0031666A 2000-06-09 2000-06-09 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치 KR100408391B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2000-0031666A KR100408391B1 (ko) 2000-06-09 2000-06-09 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US09/811,666 US7002242B2 (en) 2000-06-09 2001-03-20 Ball grid array package semiconductor device having improved power line routing
TW090108858A TW486792B (en) 2000-06-09 2001-04-13 Ball grid array package semiconductor device having improved power line routing
DE10121896A DE10121896B4 (de) 2000-06-09 2001-05-03 Halbleiterbauelement mit Ball-Grid-Array-Packung
GB0110895A GB2368718B (en) 2000-06-09 2001-05-03 Ball grid array package semiconductor device having improved power line routing
JP2001154475A JP4472891B2 (ja) 2000-06-09 2001-05-23 電源配線を統合したボールグリッドアレイパッケージ半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0031666A KR100408391B1 (ko) 2000-06-09 2000-06-09 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치

Publications (2)

Publication Number Publication Date
KR20010110930A KR20010110930A (ko) 2001-12-15
KR100408391B1 true KR100408391B1 (ko) 2003-12-06

Family

ID=19671510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0031666A KR100408391B1 (ko) 2000-06-09 2000-06-09 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치

Country Status (6)

Country Link
US (1) US7002242B2 (ko)
JP (1) JP4472891B2 (ko)
KR (1) KR100408391B1 (ko)
DE (1) DE10121896B4 (ko)
GB (1) GB2368718B (ko)
TW (1) TW486792B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4754201B2 (ja) * 2004-10-13 2011-08-24 エルピーダメモリ株式会社 半導体装置
JP4353328B2 (ja) * 2005-09-28 2009-10-28 エルピーダメモリ株式会社 半導体パッケージの製造方法及び半導体パッケージ
KR100870973B1 (ko) * 2007-09-03 2008-12-01 한국과학기술원 패드가 구비된 반도체 패키지
KR101397580B1 (ko) * 2007-12-21 2014-05-21 재단법인 포항산업과학연구원 인쇄 회로 기판 및 이에 사용되는 배선연결용 지그
US8299722B2 (en) 2008-12-12 2012-10-30 Cirrus Logic, Inc. Time division light output sensing and brightness adjustment for different spectra of light emitting diodes
US20110193212A1 (en) * 2010-02-08 2011-08-11 Qualcomm Incorporated Systems and Methods Providing Arrangements of Vias
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR102538705B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284678A (ja) * 1997-04-03 1998-10-23 Hitachi Ltd 半導体装置およびその製造方法
KR19990019746A (ko) * 1997-08-29 1999-03-15 김영환 반도체 소자 패키지 구조
JPH11204717A (ja) * 1998-01-08 1999-07-30 Hitachi Cable Ltd 半導体装置及び電子装置
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2567961B2 (ja) 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
US5331200A (en) 1992-09-30 1994-07-19 Texas Instruments Incorporated Lead-on-chip inner lead bonding lead frame method and apparatus
KR100248792B1 (ko) 1996-12-18 2000-03-15 김영환 단일층 세라믹 기판을 이용한 칩사이즈 패키지 반도체
JP3535687B2 (ja) 1997-03-07 2004-06-07 株式会社日立製作所 半導体装置
US5895967A (en) * 1997-07-07 1999-04-20 Texas Instruments Incorporated Ball grid array package having a deformable metal layer and method
US6049129A (en) 1997-12-19 2000-04-11 Texas Instruments Incorporated Chip size integrated circuit package
US6064113A (en) * 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
US6198635B1 (en) * 1999-05-18 2001-03-06 Vsli Technology, Inc. Interconnect layout pattern for integrated circuit packages and the like

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284678A (ja) * 1997-04-03 1998-10-23 Hitachi Ltd 半導体装置およびその製造方法
KR19990019746A (ko) * 1997-08-29 1999-03-15 김영환 반도체 소자 패키지 구조
JPH11204717A (ja) * 1998-01-08 1999-07-30 Hitachi Cable Ltd 半導体装置及び電子装置
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
TW486792B (en) 2002-05-11
JP2002009198A (ja) 2002-01-11
JP4472891B2 (ja) 2010-06-02
KR20010110930A (ko) 2001-12-15
US20010050433A1 (en) 2001-12-13
DE10121896B4 (de) 2007-08-09
GB2368718B (en) 2002-11-06
US7002242B2 (en) 2006-02-21
DE10121896A1 (de) 2002-02-07
GB0110895D0 (en) 2001-06-27
GB2368718A (en) 2002-05-08

Similar Documents

Publication Publication Date Title
USRE42332E1 (en) Integrated circuit package, ball-grid array integrated circuit package
US6734539B2 (en) Stacked module package
KR100929620B1 (ko) 반도체장치와 전자장치
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
KR20050046091A (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
US20080019203A1 (en) Semiconductor device
KR101253382B1 (ko) 집적 회로 어셈블리
US5451814A (en) Multi-chip module integrated circuit
KR100408391B1 (ko) 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치
US6897555B1 (en) Integrated circuit package and method for a PBGA package having a multiplicity of staggered power ring segments for power connection to integrated circuit die
US7847377B2 (en) Semiconductor device including semiconductor chip with two pad rows
KR20020016867A (ko) 라우팅층에 대한 신호 라인수를 최대화하기 위한 가변피치 콘택 어레이를 가진 집적 회로 다이 및/또는 패키지
US20160056130A1 (en) Semiconductor integrated circuit including power tsvs
US5172471A (en) Method of providing power to an integrated circuit
JPS6020524A (ja) 半導体集積回路装置
KR20000052097A (ko) 멀티-칩 칩 스케일 집적회로 패키지
US6229726B1 (en) Integrated circuit chip having multiple package options
WO1999013509A1 (en) Semiconductor device
JP3846777B2 (ja) ボールグリッドアレイパッケージ
KR100416586B1 (ko) 기판의 배선을 통하여 반도체 칩 내부전원을 일정하게 공급하는 볼 그리드 어레이 패키지
JP2005228901A (ja) 半導体装置
KR20000052093A (ko) 멀티-칩 칩 스케일 패키지
JP2003332520A (ja) 半導体装置
JPH1027863A (ja) 半導体装置
KR19990019746A (ko) 반도체 소자 패키지 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E801 Decision on dismissal of amendment
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111101

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee