KR19990019746A - 반도체 소자 패키지 구조 - Google Patents

Abstract

본 발명은 칩 사이즈 패키지 또는 볼 그리드 어레이 패키지에서 패키지 핀과 칩 전극 패드간의 배선을 본딩 와이어가 아닌 금속배선을 통한 마스크 패터닝으로 형성시킴으로써 출력단 사이의 파워 실딩을 자유롭게 할 수 있도록 한 반도체 소자 패키지 구조를 제공하가 위한 것이다.

이를 위해 본 발명은, 칩상의 전극 패드상에 패시베이션 필름을 증착시킨 후 패드 접촉홀을 형성시키고 와이어링 컨덕터 필름을 입혀 패터닝하고, 폴리미드 필름을 증착한 후 외부 전극 범프를 상기 와이어링 컨덕터와 연결시켜 형성된 반도체 소자 패키지 구조에서, 데이터 출력단의 상기 와이어링 패턴 사이에 파워 라인 및 접지 라인에 연결된 파워 실딩 라인을 각각 배열시키고, 상기 파워 실딩 라인을 상기 와이어링 컨덕터 패턴과 동일한 공정스탭으로 형성시킴으로써, 데이터 출력의 신호 통합성(signal integrity) 및 노이즈 면역(noise immunity) 개선에 큰 효과를 거두게 된다.

Description

반도체 소자 패키지 구조

본 발명은 반도체 소자 패키지 구조에 관한 것으로, 보다 상세하게는 파워 실딩(power shielding)을 자유롭게 할 수 있도록 한 반도체 소자 패키지 구조에 관한 것이다.

고속 동작 칩 또는 입력/출력이 많은 칩의 경우 출력단의 리드 프레임(lead frame)이나 와이어링 컨덕터(wiring conductor)에서 기인하는 커플링 캐패시턴스(coupling capacitance) 및 인덕턴스(inductance)에 의해 출력 데이터의 신호 통합성(signal integrity)가 나빠지게 되며 노이즈에 의한 영향을 심각하게 받게 된다.

특히, 최근에 그 중요성이 부각되고 있는 SSO(Simultaneous Switching 0utput) 노이즈의 영향도 입력/출력 설계에서 중요한 요소로 부각되고 있다.

상기 SSO는 출력단의 입력/출력 데이터가 스위칭하는 패턴 종속(pattern dependence)에 의한 데이터출력의 왜곡이나 노이즈 특성을 의미하며, 여러개의 데이터가 스위칭할 때 스위칭하지 않아야 할 나머지 출력데이터의 극성이 뒤바뀌어 오동작할 수 있는 가능성도 빈번해지게 된다.

보통 이러한 문제를 해결하가 의해, 칩의 동작주파수별로 고주파 동작을 요하는 칩에서는 출력데이터핀 사이에 Vcc 또는 Vss의 파워 실딩을 위한 핀을 별도로 두어 상술한 데이터 왜곡을 방지한다.

도면을 참조하여 보다 상세히 설명하면, 도 1은 일반적인 CSP 또는 BGA 패키지의 부분사시도이고, 도 2는 도 1에 도시된 가-가선의 단면도로서, LSI 칩(1)의 패드와 외부 전극 범프(5; external electrode bump) 사이에 와이어링 컨덕터 패턴(7; wiring conductor pattern)을 형성하여 패키지 핀을 형성시킨 구조를 가진다.

즉, 전극 패드(3; electrode pad)상에 표면안정화 역할을 하는 패시베이션 필름(11; passivation film)을 증착시 킨 후 포토리소그래피(photolithography)작업을 통해 패드 접촉 홀(도시 생략)을 형성시기고, 이어 와이어링 컨덕터 필름을 입히고 패터닝하고 나서 접착제 역할을 하는 폴리미드 필름(13; polymide hlm)을 증착한 후, 외부 전극 범프(5)를 와이어링 컨덕터와 연결시켜 최종패키지를 형성시킨다.

동 도면에서, 미설명 부호 9는 몰딩 패키지의 재료인 수지(resin)이고, 미설명부호 17은 납(Pb) 또는 주석(Sn)으로 된 솔더(solder)로서 상기 외부 전극 범프(5)를 지지하고 있는 인너 범프(15)를 와이어링 컨덕터 패턴(7)상에 고정되게 한다.

도 1 및 도 2에서 알 수 있듯이, CSP(Chip Size Packabe) 패키지에서의 패드(pad)와 핀(pin)과의 와이어 본딩(wire bonding)은 반도체 금속 배선 공정과 동일하므로 파워 실딩을 원하는 지역에 형성시킬 수 있다.

상술한 도면에서 인접한 핀의 레벨은 직류레벨이므로 데이터출력단의 스위칭이 인접하는 데이터출력단에 영향을 덜 미치게 된다.

그러나, 제한된 패키지 핀 갯수에 이러한 파워핀을 매 데이터출력핀마다 첨가할 수 없으므로, 교환(trade-off)을 취하여 보통의 메모리 칩의 경우 66∼100MHz동작시 2개 내지 3개의 데이터출력핀마다 파워핀을 둔다. 물론 이러한 갯수도 충분한 것은 아니다. 또한, 입력/출력 폭도 ×32, ×64···등으로 늘어나는 추세에 있으므로 파워 실딩 핀의 중요성은 제한된 핀 갯수에서 더욱 더 중요하게 된다.

따라서 본 발명은 상기한 사정을 감안하여 이루어진 것으로, 칩 사이즈 패키지 또는 볼 그리드 어레이 패키지에서 패키지 핀과 칩 전극 패드간의 배선을 본딩 와이어가 아닌 금속배선을 통한 마스크 패터닝으로 형성시킴으로써 출력단 사이의 파워 실딩을 자유롭게 할 수 있도륵 한 반도체 소자 패키지 구조를 제공함에 그 목적이 있다.

상기한 목적을 달성하가 위해 본 발명의 바람직한 실시예에 따르면, 칩상의 전극 패드상에 패시베이션 필름을 증착시킨 후 패드 접촉홀을 형성시키고 와이어링컨덕터 필름을 입혀 패터닝하고, 폴리미드 필름을 증착한 후 외부 전극 범프를 상기 와이어링 컨덕터와 연결시켜 형성된 반도체 소자 패키지 구조에 있어서, 데이터 출력단의 상기 와이어링 패턴 사이에 파워 라인 및 접지 라인에 연결된 파워 실딩 라인을 각각 배열시키고, 상기 파워 실딩 라인을 상기 와이어링 컨덕터 패턴과 동일한 공정스텝으로 형성시킨 반도체 소자 패키지 구조가 제공된다.

도 1은 종래의 CSP 또는 BGA 패키지의 부분사시도,

도 2는 도 1에 도시된 가-가선의 단면도,

도 3은 본 발명의 제 1실시예에 따른 데이터 출력핀 배선과 Vcc 와이어링과 접지 와이어링의 상호 관계를 나타낸 도면,

도 4는 본 발명의 제 2실시예에 따른 데이터 출력핀 배선과 Vcc 와이어링과 접지 와이어링의 상호 관계를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

1 : LSI 칩 3 : 전극 패드

5 : 외부 전극 범프 7 : 와이어링 컨덕터 패턴

9 : 수지(Resin) 11 : 패시베이션 필름(Passivation Film)

13 : 폴리미드 필름(Polymide Fdm)

15 : 인너 범프(Inner bump) 17 : 솔더(Solder)

19 : 전극 펌프 핀 21 : 칩 패드

23 : Vcc 와이어링 5 : 접지 와이어링(Vss 와이어링)

27 : Vcc면 29 : Vss면

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 3은 본 발명의 제 1실시예에 따른 데이터 출력핀 배선과 Vcc 와이어링과 접지 와이어링의 상호 관계를 나타낸 도면으로서, 칩 패드(21)가 LSI 칩(1) 중앙에 배열되고, 그 각각의 칩 패드(21)는 해당하는 전극 범프 핀(19)과 연결되며, 상기 칩패드(21)와 전극 범프 핀(19) 주위에는 파워 라인(즉, Vcc라인(또는 Vdd라인))과 접지라인(또는 Vss라인))이 와이어링(23, 25)되어 있다.

여기서, 상기 다수개의 전극 범프 핀(19)중에서 몇몇은 데이터 출력핀(DQ0, DQ1, DQ2, DQ3)으로 사용되는데, 그 데이터 출력핀(DQ0, DQ1, DQ2, DQ3) 사이에는 Vcc 와이어링(23)과 Vss 와이어링(25)이 교번적으로 실딩되어 있다.

그리고, 상기 파워 실딩 라인(23, 25)은 와이어링 컨덕터 패턴(7)과 동일한 마스크(mask)에 제작가능하므로, 패드 와이어링 공정스텝에서 동시에 형성되도록 한다.

상기와 같이 구성된 본 발명의 제 1실시예에 따르면, 각 데이터 출력핀(DQ0, DQ1, DQ2, DQ3) 배선 사이에 Vcc(또는 Vdd)와 접지(또는 Vss)를 갖게 함으로써, 데이터 출력핀(DQ0, DQ1, DQ2, DQ3) 간의 파워 실딩이 가능하게 된다.

도 4는 본 발명의 제 2실시예에 따른 데이터 출력핀 배선과 Vcc와 접지의 상호 관계를 나타낸 도면으로서, 본 발명의 제 2실시예는 CSP 패키지의 핀의 갯수가 100핀 이하인 경우 대체적으로 전체 패캐지에서 핀 어레이가 차지하는 면적이 상대적으로 적은 경우를 예로써 설명한 도면이다.

본 발명의 제 2실시예에 따른 반도체 소자 패키지 구조는 전체적으로는 상술한 제 1실시예에서의 패키지 구조와 거의 동일한데, 차이점이라면 패키지내에서 위치별로 크게 한쪽면을 Vcc면(27)으로 할당하였고 다른 면을 접지면(29;또는 Vss면)으로 할당하였다는 점이 차이난다.

본 발명의 제 2실시예에서의 Vcc면(27)과 접기면(29; 또는 Vss면)은 제 1실시예에서와 마찬가지로 와이어링 컨덕터 패턴(7)과 동일한 마스크(mask)에 제작가능하므로 패드 와이어링 공정스템에서 동시에 형성되도록 한다.

한편 본 발명의 제 2실시예에시의 Vcc면(27)과 접지면(29)의 위치는 바뀌어도 무방하다.

이상 설명한 바와 같은 본 발명에 의하면, CSP 또는 BGA(Ball Grid Array)패키지의 마스크 패터닝을 통한 핀 상호연결의 특성을 이용하여 출력단의 핀 사이에 파워 실딩 라인을 배열함으로써, 데이터 출력의 신호 통합성(signal integrity) 및 노이즈 면역(noise immunity) 개선에 큰 효과를 거두게 된다.

그리고, 이러한 칩들이 마더보드(motherboard) 또는 모듈에 장착될 시에도 내부구성에서의 파워 실딩에 의해 전체적인 신호흐름에 있어서 추가 마진 확보가 가능하다.

Claims (2)

1. 칩상의 전극 패드상에 패시베이션 필름을 증착시킨 후 패드 접촉홀을 형성시키고 와이어링 컨덕터 필름을 입혀 패터닝하고, 폴리미드 필름을 증착한 후 외부 전극 범프를 상기 와이어링 컨덕터와 연결시켜 형성된 반도체 소자 패키지 구조에 있어서, 데이터 출력단의 상기 와이어링 패턴 사이에 파워 라인 및 접지 라인에 연결된 파워 실딩 라인을 각각 배열시키고, 상기 파워 실딩 라인을 상기 와이어링 컨덕터 패턴과 동일한 공정스텝으로 형성시킨 것을 특징으로 하는 반도체 소자 패키지 구조.
2. 제 1항에 있어서, 패키지의 가장자리 영역을 파워 면으로 형성하는 것을 특징으로 하는 반도체 소자 패키지 구조.