JP3574004B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3574004B2 JP3574004B2 JP17572399A JP17572399A JP3574004B2 JP 3574004 B2 JP3574004 B2 JP 3574004B2 JP 17572399 A JP17572399 A JP 17572399A JP 17572399 A JP17572399 A JP 17572399A JP 3574004 B2 JP3574004 B2 JP 3574004B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- circuit chip
- circuit board
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、平面型半導体集積回路チップと球状型半導体集積回路チップとの三次元的な組み合わせからなるシステム型の半導体装置に関する。
【０００２】
【従来の技術】
現在、ネットワーク機器向けＬＳＩ、携帯機器向けＬＳＩは多機能性を有し、かつ高性能と低コストが要望されている。この要望に答えるものとして一つの平面型半導体集積回路チップのＸＹ面上に、ＬＯＧＣ、ＦＬＡＳＨ・ＳＲＡＭ、ＤＲＡＭ等の複数の異種の機能回路ブロックを集積したシステムＬＳＩが提案されている。このシステムＬＳＩは、複数の機能ブロックを一つの平面型半導体集積回路チップに集積するために、機能ブロック間の配線長を短くでき、動作を高速化し易く、しかも、集積化によってチップの個数を減らすことができるため、低コスト化に有利である。
また、近年、半導体素子の小型化の要請から、従来の平面型半導体集積回路チップの他に、球状型の半導体集積回路（例えば、アメリカ特許公報第５８７７９４３号）が提案されている。この球状型半導体集積回路チップは、大きさに対する表面積の割合が大きいので、この表面により多数の受動素子及び能動素子を組み込むことが可能となる。また、シリコンを球状に成形することは比較的容易であるので、製造設備全体のコストダウンを図れるという利点がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、配線面積の大きいチップの配線面上に、Ｆ／Ｃ実装でＤＲＡＭ、ＦＬＡＳＨ・ＳＲＡＭ、バイポーラ等の異種機能を有する集積回路ブロックでシステム化するためには以下の問題がある。
１．複数の機能回路ブロックが集積されたシステムＬＳＩを平面型半導体集積回路チップで構成する場合には、
（１）１チップ内に収めるがゆえに、仕様変更等が容易に行えない。
（２）ＸＹ平面でシステムを構成するので、チップサイズが大きくなる。
（３）チップ内機能が一部でも悪いとチップ全体が不良になり、歩留りが悪いので、コスト高となる。
（４）メモリとロジックの製造では、プロセスの温度の違い、多層配線総数の違い、容量膜の有無等の相違があり、同一プロセスでは製造しにくい。
２．また、機能回路が集積されたシステムＬＳＩを球状型半導体集積回路チップで構成する場合には以下の問題がある。
（１）複数個の機能回路ブロックを相互接続する組立に問題があり、球体の表面の所定位置に形成された電極パッドと基板との間の結線が困難である。特に、前記公報記載のように、リード線を用いてこれを行うと、球状型半導体集積回路チップ同士の接続は極めて複雑な配線となり、しかも立体的であるので、結線作業が困難となるという問題がある。
そこで、本発明者は、一方の側に偏って電極パッドが形成されて比較的ワイヤボンディングの容易な平面型半導体集積回路チップの上方に球状型半導体集積回路チップを配置して結線を行えば、比較的配線が容易であり、更に平面型半導体集積回路チップに複雑な機能を有する回路（例えば、ＣＰＵ）を組み込み、球状型半導体集積回路チップにその構造が比較的単一化された回路（例えば、メモリ）を組み込めば、双方の利点を有効に生かして更に高度の半導体装置を提供できると考え、本発明を完成した。
本発明はかかる事情に鑑みてなされたもので、平面型半導体集積回路チップと球状型半導体集積回路チップとの双方を用い、より高度に集成されたチップオンチップ型の半導体装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
前記目的に沿う第１の発明に係る半導体装置は、表面側に、多数の第１の電極パッドが設けられた平面型半導体集積回路チップと、前記平面型半導体集積回路チップの各第１の電極パッドに接続される第１の接続端子を備えると共に、該第１の接続端子のそれぞれに連結される第２の接続端子を備えた導体リードを有する第１の回路基板と、前記第１の回路基板の上位置に配置され、多数の第２の電極パッドを有する球状型半導体集積回路チップと、前記球状型半導体集積回路チップの各第２の電極パッドと、対応する前記第２の接続端子とをそれぞれ連結するワイヤリードとを有している。
第１の発明において、前記平面型半導体集積回路チップの裏面側には、第２の回路基板が設けられ、前記第１の回路基板とボンディングワイヤによって連結されて、更に該第２の回路基板の裏面側にはソルダーバンプを備えた外部接続端子が設けられているのが好ましく、これによって、この半導体装置を他の基板に簡単に取付けて配線することができる。
【０００５】
【０００６】
【発明の実施の形態】
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
ここに、図１（Ａ）、（Ｂ）は本発明の第１の実施の形態に係る半導体装置の断面図及びその部分拡大断面図、図２は同半導体装置の概略構成を示す平面図、図３は球状型半導体集積回路チップの配置図、図４は本発明の第２の実施の形態に係る半導体装置の部分拡大断面図である。
【０００７】
図１〜図３に示すように、本発明の一実施の形態に係る半導体装置１０は、平面型半導体集積回路チップ１１と、この上に載っている第１の回路基板１２と、第１の回路基板１２の上に隙間を有して配置されている複数の球状型半導体集積回路チップ１３と、平面型半導体集積回路チップ１１の裏面側に配置されている第２の回路基板１４とを備えている。以下、これらについて詳しく説明する。
平面型半導体集積回路チップ１１は、シリコンウエハーの上部に通常の手段を用いて能動素子及び受動素子を含む電子回路（具体的にはＣＰＵ）が形成された後、所定大きさにサイジングされて製造され、平面型半導体集積回路チップ１１の表面側には、この電子回路の接続端子である多数の第１の電極パッド１５、１６の群が形成されている。第１の電極パッド１５は平面型半導体集積回路チップ１１の表面側の周縁側に点在し、回路パターン２３を構成する各導体リード１５ａの裏面側の第１の接続端子１７が超音波接合等によって接合されている。この実施の形態では各導体リード１５ａの表面側が第２の接続端子２２となっており、該第２の接続端子２２はボンディングワイヤ３０を介して下部に配置された第２の回路基板１４と接続されている。
第１の電極パッド１６の群は枠状に形成された第１の電極パッド１５の群の内側に形成されて、各導体リード１６ａの一端側にある第１の接続端子１７に超音波接合等によって接合され、各導体リード１６ａの他端側は第２の接続端子２２を形成し、該第２の接続端子２２は上部に配置された球状型半導体集積回路チップ１３とスプリング性を有するワイヤリード２５によって接続されている。
【０００８】
平面型半導体集積回路チップ１１の第１の電極パッド１５、１６を除く表面には絶縁性の被膜１９が形成され、更にその上に実質的に平面型半導体集積回路チップ１１と同一大きさの第１の回路基板１２が載置されている。第１の回路基板１２には、絶縁シートの一例であるポリイミドテープ２０とその上部に回路パターン２３が形成されている。この回路パターン２３は前述のように、一方側に前記した第１の電極パッド１５、１６に接続される第１の接続端子１７を備え、他方側には第２の接続端子２２を備えた多数の導体リード１５ａ、１６ａを有している。
【０００９】
導体リード１５ａ、１６ａの上は絶縁層の一例であるカバーレジスト２４によって覆われている。第２の接続端子２２の主要部は球状型半導体集積回路チップ１３との連結を行うために、第１の回路基板１２の内側に形成され、残りは第１の回路基板１２の周縁側に配置されて外部接続端子となっている。
なお、この実施の形態においては、第１の回路基板１２は絶縁シートの片面に回路パターンが形成されたものを使用したが、絶縁シートの両面に回路パターンが形成され、表裏面に形成された導体回路を導体スルーホールによって連結してもよい。
【００１０】
カバーレジスト２４の所定の位置には開口が設けられて、第２の接続端子２２の上側は露出している。第１の回路基板１２の中央側に配置された第２の接続端子２２にはスプリング性を有するワイヤリード２５を介して球状型半導体集積回路チップ１３の各第２の電極パッド２６と連結されている。これによって、図２に示すようにＣＰＵ回路となる一つの平面型半導体集積回路チップ１１とＲＯＭ及び／又はＲＡＭとなる複数のメモリ回路とが連結されることになり、一つの半導体装置１０を構成する。ここで、予め球状型半導体集積回路チップ１３の第２の電極パッド２６に所定方向を向けてワイヤリード２５を取付けておき、この状態で第１の回路基板１２の所定位置にこの球状型半導体集積回路チップ１３を載せてそれぞれのワイヤリード２５を導体リード１６ａを介して平面型半導体集積回路チップ１１の各第１の電極パッド１６に接合する。この接合の方法は導電性接着剤を使用してもよいし、半田を使用してもよい。球状型半導体集積回路チップ１３と平面型半導体集積回路チップ１１との連結が完了した後は、アンダーフィラー２８によって覆われて固定されている。
球状型半導体集積回路チップ１３は、例えば、アメリカ特許公報第５８７７９４３号に開示されているように、球体の表面に能動素子及び受動素子を含む回路が形成され、図３に示すように、表面の所定位置にはリング状に第２の電極パッド２６が形成されている。
【００１１】
平面型半導体集積回路チップ１１の底部には、第２の回路基板１４が配置されている。第２の回路基板１４の表面側には多数の導体リードの集合からなる回路パターン２９が形成されて、ボンディングワイヤ３０によって第１の回路基板１２の周縁部にある第２の接続端子２２と連結されている。なお、ボンディングワイヤ３０の代わりに、平面型半導体集積回路チップ１１の上下に貫通するビヤホールを形成し、ビヤホールの上部と裏面側の第１の接続端子１７とを連結し、ビヤホールの下部と基板とを直接接続するようにすることも可能であり、これによってより小型の半導体装置となる。
そして、第２の回路基板１４の裏面側には前記回路パターン２９と導体スルーホール３１を介して連結される外部接続端子ランド３２（図１（Ｂ）参照）が設けられ、この外部接続端子ランド３２にはソルダーバンプの一例であるソルダーボール３３が設けられている。このソルダーボール３３は通常のＣＳＰ（チップサイズドパッケージ）と同様に格子状に配置されている。なお、ボンディングワイヤ３０、及び球状型半導体集積回路チップ１３は封止樹脂３４（図１（Ａ）参照）によって樹脂封止されて製品となって、下部から外部接続端子となるソルダーボール３３のみが露出している。
【００１２】
従って、この半導体装置１０のみで内部にＣＰＵ及びこれに付属するＲＡＭ、ＲＯＭを備えたマイコンチップを形成することができる。球状型半導体集積回路チップ１３は平面型半導体集積回路チップ１１の不足する回路を補うことができるので、これによって、平面型半導体集積回路チップ１１のみからなる半導体装置より更に高度な半導体装置を提供できる。
【００１３】
続いて、図４には本発明の第２の実施の形態に係る半導体装置３５を示すが、平面型半導体集積回路チップ１１の上方に所定個数の球状型半導体集積回路チップ１３が配置され、平面型半導体集積回路チップ１１の表面側に設けた多数の第１の電極パッド１６と、平面型半導体集積回路チップ１１の上位置に配置された球状型半導体集積回路チップ１３の多数の電極パッド２６とは直接スプリング性を有するワイヤリード２５によって連結されている。なお、平面型半導体集積回路チップ１１の上部には絶縁性の被膜１９が形成され、その上に更に絶縁シートの一例であるポリイミドテープ３６が貼着されている。平面型半導体集積回路チップ１１の上部に形成された第１の電極パッド１６に符合する部分のポリイミドテープ３６には開口が設けられて、ワイヤリード２５の下端が挿通できるようになっている。なお、第１の電極パッド１５に符合する部分のポリイミドテープ３６にも開口が設けられている。
平面型半導体集積回路チップ１１の外縁部に形成されている第１の電極パッド１５は外部接続端子として、ボンディングワイヤ３７を介して下部の回路基板３８の導体回路３９に接続されている。この導体回路３９は最終的には、回路基板３８の底部に配置されているソルダーバンプの一例であるソルダーボール４０に連結されている。この半導体装置３５は第１の実施の形態に係る半導体装置１０と基本的構成は略同一で、平面型半導体集積回路チップ１１がＣＰＵを形成し、球状型半導体集積回路チップ１３がＲＡＭやＲＯＭ等のメモリを構成し、これによって全体が一つのマイコンチップを構成している。なお、図１（Ｂ）及び図４において、４２はカバーレジストを示す。
【００１４】
前記実施の形態においては、平面型半導体集積回路チップがＣＰＵを構成し、球状型半導体集積回路チップがＲＡＭやＲＯＭであった場合の例を示したが、平面型半導体集積回路チップや球状型半導体集積回路チップがその他の処理要素（例えば、アンプ、Ｉ／Ｏ等）であっても本発明は適用される。
更に、この実施の形態においては、下部の基板のソルダーバンプから入出力信号や電源の供給を行っているが、球状型半導体集積回路チップの上方又は側方に端子を設けてこの部分から信号や電源を授受するようにしてもよい。
特に、球状型半導体集積回路チップを太陽電池や光センサーとし、平面型半導体集積回路チップをこの制御装置とすることによって、簡単な光検知装置を構成できる。
【００１５】
【発明の効果】
請求項１、２記載の半導体装置は、以上のように構成されているので、球状型半導体集積回路チップと平面型半導体集積回路チップとを組み合わせてより高度に集成されたＣＯＣ（チップオンチップ）型の小型の半導体装置を構成できる。
また、各機能を組み合わせてシステムを構成するので、チップが不良であってもリペア交換が可能あり、これによってコストの低減が行える。
そして、各機能別にバージョンの変更が可能であり、システム機能の変更、設計の自由度が向上する。
そして、システムＬＳＩをＸＹ面でのシステム配置とし、チップ上に別機能を有する球状型半導体集積回路チップを搭載することによって、実装面積が小さい半導体装置を提供できる。
特に、請求項１記載の半導体装置のように、平面型半導体集積回路チップと球状型半導体集積回路チップとの間に第１の回路基板を配置することによって、平面型半導体集積回路チップの電極パッドの構成が球状型半導体集積回路チップの電極パッドの配置によって左右されず、比較的自由な半導体回路の設計ができる。
【００１６】
請求項２記載の半導体装置においては第２の回路基板が設けられているので、平面型半導体集積回路チップの搭載が容易となる他、第２の回路基板の底部にソルダーバンプを形成することができ、これによって、半導体装置自体の配線が容易となる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）は本発明の第１の実施の形態に係る半導体装置の断面図及びその部分拡大断面図である。
【図２】同半導体装置の概略構成を示す平面図である。
【図３】球状型半導体集積回路チップの配置図である。
【図４】本発明の第２の実施の形態に係る半導体装置の部分拡大断面図である。
【符号の説明】
１０：半導体装置、１１：平面型半導体集積回路チップ、１２：第１の回路基板、１３：球状型半導体集積回路チップ、１４：第２の回路基板、１５、１６：第１の電極パッド、１５ａ、１６ａ：導体リード、１７：第１の接続端子、１９：被膜、２０：ポリイミドテープ、２２：第２の接続端子、２３：回路パターン、２４：カバーレジスト、２５：ワイヤリード、２６：第２の電極パッド、２８：アンダーフィラー、２９：回路パターン、３０：ボンディングワイヤ、３１：導体スルーホール、３２：外部接続端子ランド、３３：ソルダーボール、３４：封止樹脂、３５：半導体装置、３６：ポリイミドテープ、３７：ボンディングワイヤ、３８：回路基板、３９：導体回路、４０：ソルダーボール、４２：カバーレジスト
【発明の属する技術分野】
本発明は、平面型半導体集積回路チップと球状型半導体集積回路チップとの三次元的な組み合わせからなるシステム型の半導体装置に関する。
【０００２】
【従来の技術】
現在、ネットワーク機器向けＬＳＩ、携帯機器向けＬＳＩは多機能性を有し、かつ高性能と低コストが要望されている。この要望に答えるものとして一つの平面型半導体集積回路チップのＸＹ面上に、ＬＯＧＣ、ＦＬＡＳＨ・ＳＲＡＭ、ＤＲＡＭ等の複数の異種の機能回路ブロックを集積したシステムＬＳＩが提案されている。このシステムＬＳＩは、複数の機能ブロックを一つの平面型半導体集積回路チップに集積するために、機能ブロック間の配線長を短くでき、動作を高速化し易く、しかも、集積化によってチップの個数を減らすことができるため、低コスト化に有利である。
また、近年、半導体素子の小型化の要請から、従来の平面型半導体集積回路チップの他に、球状型の半導体集積回路（例えば、アメリカ特許公報第５８７７９４３号）が提案されている。この球状型半導体集積回路チップは、大きさに対する表面積の割合が大きいので、この表面により多数の受動素子及び能動素子を組み込むことが可能となる。また、シリコンを球状に成形することは比較的容易であるので、製造設備全体のコストダウンを図れるという利点がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、配線面積の大きいチップの配線面上に、Ｆ／Ｃ実装でＤＲＡＭ、ＦＬＡＳＨ・ＳＲＡＭ、バイポーラ等の異種機能を有する集積回路ブロックでシステム化するためには以下の問題がある。
１．複数の機能回路ブロックが集積されたシステムＬＳＩを平面型半導体集積回路チップで構成する場合には、
（１）１チップ内に収めるがゆえに、仕様変更等が容易に行えない。
（２）ＸＹ平面でシステムを構成するので、チップサイズが大きくなる。
（３）チップ内機能が一部でも悪いとチップ全体が不良になり、歩留りが悪いので、コスト高となる。
（４）メモリとロジックの製造では、プロセスの温度の違い、多層配線総数の違い、容量膜の有無等の相違があり、同一プロセスでは製造しにくい。
２．また、機能回路が集積されたシステムＬＳＩを球状型半導体集積回路チップで構成する場合には以下の問題がある。
（１）複数個の機能回路ブロックを相互接続する組立に問題があり、球体の表面の所定位置に形成された電極パッドと基板との間の結線が困難である。特に、前記公報記載のように、リード線を用いてこれを行うと、球状型半導体集積回路チップ同士の接続は極めて複雑な配線となり、しかも立体的であるので、結線作業が困難となるという問題がある。
そこで、本発明者は、一方の側に偏って電極パッドが形成されて比較的ワイヤボンディングの容易な平面型半導体集積回路チップの上方に球状型半導体集積回路チップを配置して結線を行えば、比較的配線が容易であり、更に平面型半導体集積回路チップに複雑な機能を有する回路（例えば、ＣＰＵ）を組み込み、球状型半導体集積回路チップにその構造が比較的単一化された回路（例えば、メモリ）を組み込めば、双方の利点を有効に生かして更に高度の半導体装置を提供できると考え、本発明を完成した。
本発明はかかる事情に鑑みてなされたもので、平面型半導体集積回路チップと球状型半導体集積回路チップとの双方を用い、より高度に集成されたチップオンチップ型の半導体装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
前記目的に沿う第１の発明に係る半導体装置は、表面側に、多数の第１の電極パッドが設けられた平面型半導体集積回路チップと、前記平面型半導体集積回路チップの各第１の電極パッドに接続される第１の接続端子を備えると共に、該第１の接続端子のそれぞれに連結される第２の接続端子を備えた導体リードを有する第１の回路基板と、前記第１の回路基板の上位置に配置され、多数の第２の電極パッドを有する球状型半導体集積回路チップと、前記球状型半導体集積回路チップの各第２の電極パッドと、対応する前記第２の接続端子とをそれぞれ連結するワイヤリードとを有している。
第１の発明において、前記平面型半導体集積回路チップの裏面側には、第２の回路基板が設けられ、前記第１の回路基板とボンディングワイヤによって連結されて、更に該第２の回路基板の裏面側にはソルダーバンプを備えた外部接続端子が設けられているのが好ましく、これによって、この半導体装置を他の基板に簡単に取付けて配線することができる。
【０００５】
【０００６】
【発明の実施の形態】
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
ここに、図１（Ａ）、（Ｂ）は本発明の第１の実施の形態に係る半導体装置の断面図及びその部分拡大断面図、図２は同半導体装置の概略構成を示す平面図、図３は球状型半導体集積回路チップの配置図、図４は本発明の第２の実施の形態に係る半導体装置の部分拡大断面図である。
【０００７】
図１〜図３に示すように、本発明の一実施の形態に係る半導体装置１０は、平面型半導体集積回路チップ１１と、この上に載っている第１の回路基板１２と、第１の回路基板１２の上に隙間を有して配置されている複数の球状型半導体集積回路チップ１３と、平面型半導体集積回路チップ１１の裏面側に配置されている第２の回路基板１４とを備えている。以下、これらについて詳しく説明する。
平面型半導体集積回路チップ１１は、シリコンウエハーの上部に通常の手段を用いて能動素子及び受動素子を含む電子回路（具体的にはＣＰＵ）が形成された後、所定大きさにサイジングされて製造され、平面型半導体集積回路チップ１１の表面側には、この電子回路の接続端子である多数の第１の電極パッド１５、１６の群が形成されている。第１の電極パッド１５は平面型半導体集積回路チップ１１の表面側の周縁側に点在し、回路パターン２３を構成する各導体リード１５ａの裏面側の第１の接続端子１７が超音波接合等によって接合されている。この実施の形態では各導体リード１５ａの表面側が第２の接続端子２２となっており、該第２の接続端子２２はボンディングワイヤ３０を介して下部に配置された第２の回路基板１４と接続されている。
第１の電極パッド１６の群は枠状に形成された第１の電極パッド１５の群の内側に形成されて、各導体リード１６ａの一端側にある第１の接続端子１７に超音波接合等によって接合され、各導体リード１６ａの他端側は第２の接続端子２２を形成し、該第２の接続端子２２は上部に配置された球状型半導体集積回路チップ１３とスプリング性を有するワイヤリード２５によって接続されている。
【０００８】
平面型半導体集積回路チップ１１の第１の電極パッド１５、１６を除く表面には絶縁性の被膜１９が形成され、更にその上に実質的に平面型半導体集積回路チップ１１と同一大きさの第１の回路基板１２が載置されている。第１の回路基板１２には、絶縁シートの一例であるポリイミドテープ２０とその上部に回路パターン２３が形成されている。この回路パターン２３は前述のように、一方側に前記した第１の電極パッド１５、１６に接続される第１の接続端子１７を備え、他方側には第２の接続端子２２を備えた多数の導体リード１５ａ、１６ａを有している。
【０００９】
導体リード１５ａ、１６ａの上は絶縁層の一例であるカバーレジスト２４によって覆われている。第２の接続端子２２の主要部は球状型半導体集積回路チップ１３との連結を行うために、第１の回路基板１２の内側に形成され、残りは第１の回路基板１２の周縁側に配置されて外部接続端子となっている。
なお、この実施の形態においては、第１の回路基板１２は絶縁シートの片面に回路パターンが形成されたものを使用したが、絶縁シートの両面に回路パターンが形成され、表裏面に形成された導体回路を導体スルーホールによって連結してもよい。
【００１０】
カバーレジスト２４の所定の位置には開口が設けられて、第２の接続端子２２の上側は露出している。第１の回路基板１２の中央側に配置された第２の接続端子２２にはスプリング性を有するワイヤリード２５を介して球状型半導体集積回路チップ１３の各第２の電極パッド２６と連結されている。これによって、図２に示すようにＣＰＵ回路となる一つの平面型半導体集積回路チップ１１とＲＯＭ及び／又はＲＡＭとなる複数のメモリ回路とが連結されることになり、一つの半導体装置１０を構成する。ここで、予め球状型半導体集積回路チップ１３の第２の電極パッド２６に所定方向を向けてワイヤリード２５を取付けておき、この状態で第１の回路基板１２の所定位置にこの球状型半導体集積回路チップ１３を載せてそれぞれのワイヤリード２５を導体リード１６ａを介して平面型半導体集積回路チップ１１の各第１の電極パッド１６に接合する。この接合の方法は導電性接着剤を使用してもよいし、半田を使用してもよい。球状型半導体集積回路チップ１３と平面型半導体集積回路チップ１１との連結が完了した後は、アンダーフィラー２８によって覆われて固定されている。
球状型半導体集積回路チップ１３は、例えば、アメリカ特許公報第５８７７９４３号に開示されているように、球体の表面に能動素子及び受動素子を含む回路が形成され、図３に示すように、表面の所定位置にはリング状に第２の電極パッド２６が形成されている。
【００１１】
平面型半導体集積回路チップ１１の底部には、第２の回路基板１４が配置されている。第２の回路基板１４の表面側には多数の導体リードの集合からなる回路パターン２９が形成されて、ボンディングワイヤ３０によって第１の回路基板１２の周縁部にある第２の接続端子２２と連結されている。なお、ボンディングワイヤ３０の代わりに、平面型半導体集積回路チップ１１の上下に貫通するビヤホールを形成し、ビヤホールの上部と裏面側の第１の接続端子１７とを連結し、ビヤホールの下部と基板とを直接接続するようにすることも可能であり、これによってより小型の半導体装置となる。
そして、第２の回路基板１４の裏面側には前記回路パターン２９と導体スルーホール３１を介して連結される外部接続端子ランド３２（図１（Ｂ）参照）が設けられ、この外部接続端子ランド３２にはソルダーバンプの一例であるソルダーボール３３が設けられている。このソルダーボール３３は通常のＣＳＰ（チップサイズドパッケージ）と同様に格子状に配置されている。なお、ボンディングワイヤ３０、及び球状型半導体集積回路チップ１３は封止樹脂３４（図１（Ａ）参照）によって樹脂封止されて製品となって、下部から外部接続端子となるソルダーボール３３のみが露出している。
【００１２】
従って、この半導体装置１０のみで内部にＣＰＵ及びこれに付属するＲＡＭ、ＲＯＭを備えたマイコンチップを形成することができる。球状型半導体集積回路チップ１３は平面型半導体集積回路チップ１１の不足する回路を補うことができるので、これによって、平面型半導体集積回路チップ１１のみからなる半導体装置より更に高度な半導体装置を提供できる。
【００１３】
続いて、図４には本発明の第２の実施の形態に係る半導体装置３５を示すが、平面型半導体集積回路チップ１１の上方に所定個数の球状型半導体集積回路チップ１３が配置され、平面型半導体集積回路チップ１１の表面側に設けた多数の第１の電極パッド１６と、平面型半導体集積回路チップ１１の上位置に配置された球状型半導体集積回路チップ１３の多数の電極パッド２６とは直接スプリング性を有するワイヤリード２５によって連結されている。なお、平面型半導体集積回路チップ１１の上部には絶縁性の被膜１９が形成され、その上に更に絶縁シートの一例であるポリイミドテープ３６が貼着されている。平面型半導体集積回路チップ１１の上部に形成された第１の電極パッド１６に符合する部分のポリイミドテープ３６には開口が設けられて、ワイヤリード２５の下端が挿通できるようになっている。なお、第１の電極パッド１５に符合する部分のポリイミドテープ３６にも開口が設けられている。
平面型半導体集積回路チップ１１の外縁部に形成されている第１の電極パッド１５は外部接続端子として、ボンディングワイヤ３７を介して下部の回路基板３８の導体回路３９に接続されている。この導体回路３９は最終的には、回路基板３８の底部に配置されているソルダーバンプの一例であるソルダーボール４０に連結されている。この半導体装置３５は第１の実施の形態に係る半導体装置１０と基本的構成は略同一で、平面型半導体集積回路チップ１１がＣＰＵを形成し、球状型半導体集積回路チップ１３がＲＡＭやＲＯＭ等のメモリを構成し、これによって全体が一つのマイコンチップを構成している。なお、図１（Ｂ）及び図４において、４２はカバーレジストを示す。
【００１４】
前記実施の形態においては、平面型半導体集積回路チップがＣＰＵを構成し、球状型半導体集積回路チップがＲＡＭやＲＯＭであった場合の例を示したが、平面型半導体集積回路チップや球状型半導体集積回路チップがその他の処理要素（例えば、アンプ、Ｉ／Ｏ等）であっても本発明は適用される。
更に、この実施の形態においては、下部の基板のソルダーバンプから入出力信号や電源の供給を行っているが、球状型半導体集積回路チップの上方又は側方に端子を設けてこの部分から信号や電源を授受するようにしてもよい。
特に、球状型半導体集積回路チップを太陽電池や光センサーとし、平面型半導体集積回路チップをこの制御装置とすることによって、簡単な光検知装置を構成できる。
【００１５】
【発明の効果】
請求項１、２記載の半導体装置は、以上のように構成されているので、球状型半導体集積回路チップと平面型半導体集積回路チップとを組み合わせてより高度に集成されたＣＯＣ（チップオンチップ）型の小型の半導体装置を構成できる。
また、各機能を組み合わせてシステムを構成するので、チップが不良であってもリペア交換が可能あり、これによってコストの低減が行える。
そして、各機能別にバージョンの変更が可能であり、システム機能の変更、設計の自由度が向上する。
そして、システムＬＳＩをＸＹ面でのシステム配置とし、チップ上に別機能を有する球状型半導体集積回路チップを搭載することによって、実装面積が小さい半導体装置を提供できる。
特に、請求項１記載の半導体装置のように、平面型半導体集積回路チップと球状型半導体集積回路チップとの間に第１の回路基板を配置することによって、平面型半導体集積回路チップの電極パッドの構成が球状型半導体集積回路チップの電極パッドの配置によって左右されず、比較的自由な半導体回路の設計ができる。
【００１６】
請求項２記載の半導体装置においては第２の回路基板が設けられているので、平面型半導体集積回路チップの搭載が容易となる他、第２の回路基板の底部にソルダーバンプを形成することができ、これによって、半導体装置自体の配線が容易となる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）は本発明の第１の実施の形態に係る半導体装置の断面図及びその部分拡大断面図である。
【図２】同半導体装置の概略構成を示す平面図である。
【図３】球状型半導体集積回路チップの配置図である。
【図４】本発明の第２の実施の形態に係る半導体装置の部分拡大断面図である。
【符号の説明】
１０：半導体装置、１１：平面型半導体集積回路チップ、１２：第１の回路基板、１３：球状型半導体集積回路チップ、１４：第２の回路基板、１５、１６：第１の電極パッド、１５ａ、１６ａ：導体リード、１７：第１の接続端子、１９：被膜、２０：ポリイミドテープ、２２：第２の接続端子、２３：回路パターン、２４：カバーレジスト、２５：ワイヤリード、２６：第２の電極パッド、２８：アンダーフィラー、２９：回路パターン、３０：ボンディングワイヤ、３１：導体スルーホール、３２：外部接続端子ランド、３３：ソルダーボール、３４：封止樹脂、３５：半導体装置、３６：ポリイミドテープ、３７：ボンディングワイヤ、３８：回路基板、３９：導体回路、４０：ソルダーボール、４２：カバーレジスト
Claims (2)
- 表面側に、多数の第１の電極パッドが設けられた平面型半導体集積回路チップと、
前記平面型半導体集積回路チップの各第１の電極パッドに接続される第１の接続端子を備えると共に、該第１の接続端子のそれぞれに連結される第２の接続端子を備えた導体リードを有する第１の回路基板と、
前記第１の回路基板の上位置に配置され、多数の第２の電極パッドを有する球状型半導体集積回路チップと、
前記球状型半導体集積回路チップの各第２の電極パッドと、対応する前記第２の接続端子とをそれぞれ連結するワイヤリードとを有することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、前記平面型半導体集積回路チップの裏面側には、第２の回路基板が設けられ、前記第１の回路基板とボンディングワイヤによって連結されて、更に該第２の回路基板の裏面側にはソルダーバンプを備えた外部接続端子が設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17572399A JP3574004B2 (ja) | 1999-06-22 | 1999-06-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17572399A JP3574004B2 (ja) | 1999-06-22 | 1999-06-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007279A JP2001007279A (ja) | 2001-01-12 |
| JP3574004B2 true JP3574004B2 (ja) | 2004-10-06 |
Family
ID=16001121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17572399A Expired - Fee Related JP3574004B2 (ja) | 1999-06-22 | 1999-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3574004B2 (ja) |
-
1999
- 1999-06-22 JP JP17572399A patent/JP3574004B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001007279A (ja) | 2001-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6621156B2 (en) | Semiconductor device having stacked multi chip module structure | |
| CA2313611C (en) | Semiconductor device | |
| EP2731134A1 (en) | Multi-chip module connection by way of bridging blocks | |
| JP3558595B2 (ja) | 半導体チップ，半導体チップ群及びマルチチップモジュール | |
| US20020047196A1 (en) | Multi-chip module with extension | |
| JP2006522478A (ja) | プロセッサ及びメモリパッケージアッセンブリを含む半導体マルチパッケージモジュール | |
| US6368894B1 (en) | Multi-chip semiconductor module and manufacturing process thereof | |
| US7023085B2 (en) | Semiconductor package structure with reduced parasite capacitance and method of fabricating the same | |
| JP2015523740A (ja) | 再構成されたウェハレベル超小型電子パッケージ | |
| US7868439B2 (en) | Chip package and substrate thereof | |
| JP2001156251A (ja) | 半導体装置 | |
| US7307352B2 (en) | Semiconductor package having changed substrate design using special wire bonding | |
| US20030064584A1 (en) | Chip package enabling increased input/output density | |
| TWI779803B (zh) | 半導體結構 | |
| JP3574004B2 (ja) | 半導体装置 | |
| TWI716191B (zh) | 半導體封裝及其製造半導體封裝的方法 | |
| TW200531235A (en) | Multi-chip package structure | |
| JP3625714B2 (ja) | 半導体装置 | |
| JP2004363319A (ja) | 実装基板及び半導体装置 | |
| TWI741787B (zh) | 半導體封裝及製造半導體封裝的方法 | |
| JP3645701B2 (ja) | 半導体装置 | |
| JP3703662B2 (ja) | 半導体装置 | |
| KR20220154759A (ko) | 스위칭 가능한 라우팅을 위해 구성된 재배선 구조체를 갖는 반도체 디바이스 | |
| JP2001267489A (ja) | 半導体装置および半導体チップ | |
| KR20090074493A (ko) | 스택 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040630 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |