JP3703662B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の小形化、高集積化に対応するMCM(Multi Chip Module)と称される半導体装置の構成に関するものである。
【0002】
【従来の技術】
近年、半導体装置の小型化、高集積化に伴い、半導体装置内のICメモリ、ロジックの集積度を高める技術の開発が行われており、図6(c)に示すような、1つのパッケージ内にロジックとメモリーのICを搭載するMCM(Multi Chip Module)と称される半導体装置が実用化され、開発が進められている。
【0003】
半導体装置100は、図6(a)に示す回路基板102に搭載されるロジックIC101と、図6(b)に示すメモリーIC103を一つの回路基板105上に配置して構成している。
【0004】
上記構成の半導体装置100によれば、特にロジックICとメモリーICなどの種類の異なるICチップ101、103を、一つの回路基板105上に平面的に配置、搭載してパッケージングするので、全体の回路基板の面積が小さくなり、基板サイズが縮小して半導体装置の小型化が図れる。
【0005】
【発明が解決しようとする課題】
ところで、上述した従来の半導体装置100では、同一基板105の一つの平面に2次元的に二つのICチップを搭載するので以下の問題が発生している。
【0006】
すなわち、種類の異なるICチップを一つの回路基板上に平面的に配置、搭載するので、搭載するICチップのサイズに伴い搭載面積が拡大し、回路基板が大きくなり、半導体装置の平面サイズが大きくなる。
【0007】
第二に、異なる種類のICチップを一つの回路基板上に混載するので、異なる配線設計のICチップが並置され、回路基板の配線の取り回しが困難になり、高価なビルドアップ基板(多層配線基板)が必要で、コストが上昇してしまう。
【0008】
第三に、搭載するICチップのサイズに合わせて、パッケージ形状および回路基板の配線をその都度設計し直すので、製作工程の長期化を招き、製品のリードタイムが長くなる。
【0009】
本発明は上記実状に鑑みて、小型で、配線接続が簡略な、しかも、汎用性を有して設計が容易である半導体装置の提供を目的とするものである。
【0010】
【課題を解決するための手段】
上記目的を達成するべく、本発明に関わる半導体装置は、第一の半導体チップと一方面に第一の半導体チップを搭載すると共に他方面に第一の半導体チップと導通する半田ボール接続用ランドが設けられる第一の回路基板とから成る第一の半導体装置と、第ニの半導体チップと半田ボール接続用ランドを収容する態様にて開口されるスルーホールを有し、一方面に第ニの半導体チップを搭載すると共に他方面が第一の回路基板の他方面に接着される第ニの回路基板とから成る第ニの半導体装置と、半田ボール接続用ランドにスルーホールを挿通して設けられて第一の半導体装置と第ニの半導体装置との共通の外部接続端子を構成する半田ボールと、を備えている。
【0011】
【発明の実施の形態】
以下、一実施例を示す図面に基づいて、本発明を詳細に説明する。
【0012】
本発明に関わる半導体装置1は、図1に示す如く、第一の回路基板5上にロジックチップ4(第一の半導体チップ)を搭載した第一の半導体装置2と、第ニの回路基板7上にメモリチップ6(第ニの半導体チップ)を搭載した第二の半導体装置3を立体的に積層して構成される。
【0013】
第一の半導体装置2において、ロジックチップ4の電極パッド4p、4p、…と第一の回路基板5上のボンディングパッド5b、5b、…がボンディングワイヤ2w、2w、…により電気的に接続され、一方、ボンディングパッド5b、5b、…は第一の回路基板5の裏面に設置される半田ボール接続用ランド5r、5r、…に、第一の回路基板5に開口する第一スルーホール5h、5h、…の内周壁面に設けられた銅(Cu)等の貴金属メッキ5dを介して電気的に接続している。
【0014】
一方、第二の半導体装置3のメモリチップ6は、第ニの回路基板7上の配線パターン7pにフリップチップ接続され、配線パターン7pは、半田ボール接続用ランド5r、5r、…に対応して第ニの回路基板7に開口されるスルーホール7h、7h、…と選択的に導通している。
【0015】
上記の第一の半導体装置2と第二の半導体装置3は、それぞれ、チップを搭載しない裏面同士を、第一の回路基板5の半田ボール接続用ランド5r、5r、…と相対応する第ニの回路基板7のスルーホール7h、7h、…を互いに位置合わせを行い、接着されている。
【0016】
そして、第一の半導体装置2の半田ボール接続用ランド5r、5r、…に、第二の半導体装置3のスルーホール7h、7h、…を介して、半田ボール1s、1s、…を装着して、第一の半導体装置2と第二の半導体装置3を電気的に導通して、半導体装置1を構成している。
【0017】
上述した半導体装置1の製造工程を、以下、説明する。
【0018】
第一の半導体装置2は、図2(a)に示す如く、BGA(Ball grid array)型の半導体装置として製造される。
【0019】
まず、BTレジン等の絶縁性材料を用いて製作される第一の回路基板5の片面にCu(銅)等の導電性金属を用いて、配線パターン(図示せず)を形成する。
【0020】
そして、この配線パターンを形成した面のボンディングパッド5b、5b、…となる部分を除く領域を、ソルダーレジスト等の絶縁材料により被覆し、絶縁層5zを形成する。
【0021】
次いで、第一の回路基板5の略中央部の絶縁層5z上に、Ag(銀)ペースト等の接着剤を用い、ロジックチップ4を接着して搭載する。
【0022】
それから、ロジックチップ4の電極パッド4p、4p、…と第一の回路基板5上のボンディングパッド5b、5b、…とを、Au(金)線等から成るボンディングワイヤ2w、2w、…によって電気的に接続し、第一の回路基板5のロジックチップ4搭載面全面を封止樹脂2fを用いて樹脂封止する。
【0023】
又、第一の回路基板5には、ボンディングパッド5b、5b、…に対応して複数の第一スルーホール5h、5h、…が開口され、第一の回路基板5の裏面側には、図5(a)に示すように、複数の半田ボール接続用ランド5r、5r、…が形成され、半田ボール接続用ランド5r、5r、…とボンディングパッド5b、5b、…とは、第一スルーホール5h、5h、…の内周壁面に施された銅(Cu)等の貴金属メッキ5dを介して電気的に接続される。
【0024】
第ニの半導体装置3は、図2(b)に示す如く、フリップチップ構造の超薄型パッケージの半導体装置として製造される。
【0025】
まず、BTレジン等の絶縁性材料を用いて製作される第ニの回路基板7の片面或いは両面に、Cu(銅)等の導電性金属を用いて、配線パターン7pを形成する。
【0026】
なお、第ニの回路基板7には、図5(b)に示すように、第一の半導体装置2の半田ボール接続用ランド5r、5r、…に対応する複数のスルーホール7h、7h、…が開口しており、図5(c)に示すように、配線パターン7pは選択的に任意のスルーホール7h、7h、…と導通するように片面或いは両面配線される。
【0027】
メモリチップ6は、第ニの回路基板7の略中央部にフリップチップ方式で搭載される。
【0028】
そして、メモリチップ6と配線パターン7pとの接合部には、アンダーフィル6uが充填される。
【0029】
このように構成された第一の半導体装置2と第二の半導体装置3とは、図3(a)に示すように、チップ搭載面の裏面側を相対向させ、そして、図4に示すように、第一の半導体装置2の半田ボール接続用ランド5r、5r、…と相対応する第二の半導体装置3のスルーホール7h、7h、…を、位置合わせして接着する。(図3(b)参照)
次いで、図4に示すように、第一の半導体装置2の裏面に形成された半田ボール接続用ランド5r、5r、…に、第二の半導体装置3のスルーホール7h、7h、…を介して、半田ボール1s、1s、…を装着して、第一の半導体装置2と第二の半導体装置3を電気的に導通して、半導体装置1が完成する。
【0030】
ここで、半田ボール1s、1s、…は、図1、図4から明らかなように、第一の半導体装置2と第二の半導体装置3とに共通の外部接続端子を形成する。
【0031】
以上、上述した本発明に関わる半導体装置によれば、現有のシングルBGA(Ball grid array)型半導体装置をそのまま使い、超薄型パッケージの半導体装置を付加するだけで、ロジックおよびメモリチップを搭載したMCM(Multi Chip Module)である半導体装置を製造することが可能である。
【0032】
よって、ICチップを立体的に組み合わせるので、半導体装置のサイズをシングルBGA型半導体装置のサイズでMCM化が可能で、即ち、一つの半導体装置にICチップを3次元的に搭載するので、半導体装置の面積を縮小できる。
【0033】
又、第一の半導体装置2と第二の半導体装置3とのI/O端子が半田ボールによって共通化され、回路基板の配線が簡単になって接続工程が簡略化されて、多層配線基板の必要がなくなるので、製造コストが低減される。
【0034】
加えて、第一の半導体装置は通常のBGA型半導体装置として使用できると共に、これをMCM化するに際しては、第二の半導体装置のみを製作すれば良いので、BGA型半導体装置はシングル、MCMのどちらでも使用可能となり、汎用性が増大して、設計に要する時間を削減できる。
【0035】
従って、製品の製作工程が簡略化され、製品のリードタイムが短くなる。
【0036】
なお、上述した実施例においては、組み合わせるICチップをロジックチップとメモリチップを例示しているが、これに限定されるものではなく、同一種類のICチップ、即ち、ロジックチップとロジックチップ、或いはメモリチップとメモリチップとしてもよい。
【0037】
又、組み合わせるそれぞれの半導体装置を両方、樹脂封止構造としても良いし、フリップチップ構造としても良い。
【0038】
上述の如く、本発明に関わる半導体装置は、本実施例に示した以外のその他さまざまな半導体装置をMCM(Multi Chip Module)化して半導体装置を製作する場合に、有効に適用し得ることは言うまでもない。
【0039】
【発明の効果】
以上、詳述した如く、本発明に関わる半導体装置は、第一の半導体チップと一方面に第一の半導体チップを搭載すると共に他方面に第一の半導体チップと導通する半田ボール接続用ランドが設けられる第一の回路基板とから成る第一の半導体装置と、第ニの半導体チップと半田ボール接続用ランドを収容する態様にて開口されるスルーホールを有し、一方面に第ニの半導体チップを搭載すると共に他方面が第一の回路基板の他方面に接着される第ニの回路基板とから成る第ニの半導体装置と、半田ボール接続用ランドにスルーホールを挿通して設けられて第一の半導体装置と第ニの半導体装置との共通の外部接続端子を構成する半田ボールと、を備えている。
【0040】
上記構成によれば、ICチップを立体的に組み合わせるので、一つの半導体装置にICチップが3次元的に搭載され、半導体装置の面積を縮小できる。
【0041】
又、第一の半導体装置と第二の半導体装置とのI/O端子が共通化され、回路基板の配線が簡単になって接続工程が簡略化され、製造コストが低減される。
【0042】
加えて、第一の半導体装置の汎用性が高まり、設計が容易になり、製品の製作工程が簡略化され、製品のリードタイムが短縮できる。
【0043】
したがって、本発明に関わる半導体装置によれば、小型で、配線接続が簡略な、しかも、汎用性を有して設計が容易な半導体装置を達成することが可能となる。
【図面の簡単な説明】
【図1】本発明に関わる半導体装置を示す横断面図。
【図2】(a)および(b)は、本発明に関わる半導体装置の構成要素である第一の半導体装置および第二の半導体装置を示す横断面図。
【図3】(a)、(b)、(c)は本発明に関わる半導体装置の製造工程を順を追って示す概念的な一部切り欠き要部断面を含む側面図。
【図4】(a)および(b)は本発明に関わる半導体装置において、第ニの回路基板が両面配線された場合および片面配線された場合の、第一の半導体装置と第二の半導体装置を電気的に導通する半田ボール(外部接続端子)廻りの構成を示す要部断面図(図3(c)のA部)。
【図5】(a)、(b)、(c)は本発明に関わる半導体装置おいて、第一の回路基板の裏面(他方面)の半田ボール接続用ランドの配置を示す平面図、第二の回路基板のスルーホールの配置を示す平面図、および第二の回路基板のスルーホールと配線パターンの関係を示すB部詳細平面図。
【図6】(a)、(b)、(c)は従来のロジックICチップを示す概念的平面図、従来のメモリーICチップを示す概念的平面図、およびロジックICとメモリーICを搭載した従来のMCM(Multi Chip Module)と称される半導体装置を示す概念的平面図。
【符号の説明】
1…半導体装置、
2…第一の半導体装置、
3…第ニの半導体装置、
1s…半田ボール、
4…第一の半導体チップ、
5…第一の回路基板、
5r…半田ボール接続用ランド、
6…第ニの半導体チップ、
7…第ニの回路基板、
7h…スルーホール。
Claims (3)
- 第一の半導体チップと一方面に該第一の半導体チップを搭載すると共に他方面に前記第一の半導体チップと導通する半田ボール接続用ランドが設けられる第一の回路基板とから成る第一の半導体装置と、
第ニの半導体チップと前記半田ボール接続用ランドを収容する態様にて開口されるスルーホールを有し、一方面に前記第ニの半導体チップを搭載すると共に他方面が前記第一の回路基板の他方面に接着される第ニの回路基板とから成る第ニの半導体装置と、
前記半田ボール接続用ランドに前記スルーホールを挿通して設けられ、前記第一の半導体装置と前記第ニの半導体装置との共通の外部接続端子を構成する半田ボールと、
を備えたことを特徴とする半導体装置。 - 前記第一の半導体チップと前記第ニの半導体チップとは異なる種類の半導体チップである
ことを特徴とする請求項1記載の半導体装置。 - 前記第ニの半導体装置は、前記第ニの半導体チップを前記第ニの回路基板にフリップチップ接続して成る
ことを特徴とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30752099A JP3703662B2 (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30752099A JP3703662B2 (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001127466A JP2001127466A (ja) | 2001-05-11 |
JP3703662B2 true JP3703662B2 (ja) | 2005-10-05 |
Family
ID=17970084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30752099A Expired - Fee Related JP3703662B2 (ja) | 1999-10-28 | 1999-10-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3703662B2 (ja) |
-
1999
- 1999-10-28 JP JP30752099A patent/JP3703662B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2001127466A (ja) | 2001-05-11 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050308 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050720 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080729 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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