KR20010073345A - 적층 패키지 - Google Patents

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KR20010073345A
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이규진
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윤종용
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Abstract

본 발명은 기판에 반도체 칩이 실장된 단위 반도체 칩 패키지를 복수 개 적층하여 단일 패키지로 구성되는 적층 패키지에 관한 것으로서, 복수의 본딩패드가 형성되어 있는 반도체 칩, 상기 반도체 칩이 실장되며 상기 본딩패드와 도전성 금속선으로 연결되는 접합패드와 상기 접합패드와 전기적으로 연결되는 금속배선 및 상면과 하면을 관통하도록 형성되는 비아 홀이 형성된 인쇄회로기판, 및 상기 반도체 칩과 상기 도전성 금속선을 봉지하는 봉지부를 포함하는 단위 반도체 칩 패키지를 일 개소 단위로 하여, 복수의 단위 반도체 칩 패키지들이 수직으로 적층되어 있고 각각의 상기 단위 반도체 칩 패키지의 비아 홀을 관통하는 도전 바가 도전성 접합 부재로 각각의 금속배선에 접합되어 상기 접합패드와 전기적으로 연결되어 있고, 상기 도전 바가 최하위의 단위 반도체 칩 패키지 하부에 위치한 외부 접속 단자가 부착된 베이스 기판에 부착되어 상기 외부 접속 단자와 전기적으로 연결되어 있는 것을 특징으로 한다. 이에 따르면, 입출력 단자 수의 증가와 용량 증가에 대처할 수 있어 보다 집적화된 반도체 칩 패키지의 구현이 가능하다.

Description

적층 패키지{Stack package}
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 기판에 반도체 칩이 실장된 단위 반도체 칩 패키지를 복수 개 적층하여 단일 패키지로 구성되는 적층 패키지에 관한 것이다.
최근에 반도체 산업의 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 따라, 개발된 기술 중의 하나가 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술이다.
3차원 적층 기술로 제조되는 패키지는 일반적으로 3차원 패키지라 일컬으며 IBM에서 최초로 소개되었다. 이러한 3차원 패키지 기술은 고집적도를 구현할 수 있다는 장점 외에도 전체적인 상호연결(interconnection)의 길이를 감소시킴으로써 전기적 특성 향상 및 저전력 소비 등의 장점이 있다. 이러한 적층 기술의 구현에 있어서 패키징(packaging)되지 않은 반도체 소자를 여러 개 적층시키는 기술은 신뢰성이 입증된 노운 굿 다이(known good die)의 제조 기술이 선행되어야 하는 등 여러 가지 필요한 기술이 요구된다. 따라서, 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성되는 패키지 적층 기술이 현실적으로 실현 가능성이 높다. 3차원 적층 기술이 적용되는 대표적인 예로 적층 패키지를 소개하기로 한다. 동일한 기억용량의 반도체 칩 패키지를 3차원적으로 다수 개 적층하여 구성되는 적층 패키지에 대한 예가 도 1에 도시되어 있다.
도 1은 종래 기술에 따른 적층 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 이 적층 패키지(50)는 도 1에 도시된 바와 같이 단위 반도체 칩 패키지(51)가 적어도 2개 이상 수직으로 적층되어 각 단위 반도체 칩 패키지(51)들의 외부리드(57)가 서로 접합되어 전기적인 연결을 이루고 있는 구조이다. 각 단위 반도체 칩 패키지(51)들의 구조는 일반적인 리드프레임의 내부리드(55)에 반도체 칩(53)이 실장되고, 그 반도체 칩(53)의 전극패드(도시 안됨)와 내부리드(55)가 도전성 금속선(59)으로 와이어 본딩(wire bonding)되어 전기적 접속을 이루며, 반도체 칩(53)을 포함하여 전기적인 접합 부위가 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 수지 봉지재로 형성된 봉지부(61)에 의해 봉지되어 외부 환경요소로부터 물리적으로나 화학적으로 보호되는 구조이다.
그러나, 이와 같이 리드프레임을 이용하는 구조의 적층 패키지는 외부 접속단자로서 핀의 배열에 한계가 있기 때문에 많은 핀 수가 요구되는 제품에 제한적으로 사용될 수밖에 없다.
따라서 본 발명의 목적은 인쇄회로기판을 이용하여 핀 수의 증가에 대한 대응이 유리하도록 외부 접속 단자가 일 면 전체에 배치되는 구조의 적층 패키지를 제공하는 데 있다.
도 1은 종래 기술에 따른 적층 패키지의 예를 나타낸 단면도,
도 2는 본 발명에 따른 적층 패키지를 나타낸 단면도,
도 3은 본 발명에 따른 적층 패키지의 단위 패키지 몰딩 전 상태의 평면도,
도 4는 본 발명에 따른 적층 패키지 조립 공정 중 적층이 이루어지는 상태의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 적층 패키지 11,13,15,17; 단위 패키지
21; 반도체 칩 22; 본딩패드
23; 인쇄회로기판 24; 접합패드
25; 금속배선 26; 비아 홀(via hole)
27; 도금층 28; 솔더 페이스트(solder paste)
29; 접착제 30; 본딩 와이어
31; 봉지부 41; 베이스 기판
43; 도전 바(conductive bar)
45; 솔더 볼
이와 같은 목적을 달성하기 위한 본 발명에 따른 적층 패키지는, 복수의 본딩패드가 형성되어 있는 반도체 칩, 상기 반도체 칩이 실장되며 상기 본딩패드와도전성 금속선으로 연결되는 접합패드와 상기 접합패드와 전기적으로 연결되는 금속배선 및 상면과 하면을 관통하도록 형성되는 비아 홀(via hole)이 형성된 인쇄회로기판, 및 상기 반도체 칩과 상기 도전성 금속선을 봉지하는 봉지부를 포함하는 단위 반도체 칩 패키지를 일 개소 단위로 하여, 복수의 단위 반도체 칩 패키지들이 수직으로 적층되어 있고 각각의 상기 단위 반도체 칩 패키지의 비아 홀(via hole)을 관통하는 도전 바(conductive bar)가 도전성 접합 부재로 각각의 금속배선에 접합되어 상기 접합패드와 전기적으로 연결되어 있고, 상기 도전 바가 최하위의 단위 반도체 칩 패키지 하부에 위치한 외부 접속 단자가 부착된 베이스 기판에 부착되어 상기 외부 접속 단자와 전기적으로 연결되어 있는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 적층 패키지를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 적층 패키지를 나타낸 단면도이고, 도 3은 본 발명에 따른 적층 패키지의 단위 패키지 몰딩 전 상태의 평면도이며, 도 4는 본 발명에 따른 적층 패키지 조립 공정 중 적층이 이루어지는 상태의 단면도이다.
도 2내지 도 4를 참조하면, 본 발명의 적층 패키지(10)는 복수의 단위 반도체 칩 패키지(11,13,15,17)가 솔더 볼이 부착되어 있는 베이스 기판(41)에 적층되어 있고 각각의 단위 반도체 칩 패키지들(11,13,15,17)이 도전 바(33)에 의해 상호연결되어 있는 구조이다.
각각의 단위 반도체 칩 패키지는 도 3에 도시된 것과 같이 접합패드(24)와 그에 연결되는 금속배선(25) 및 가장자리를 관통하는 비아 홀(26) 및 비아 홀(26)의 주변영역에 도금층(26)이 형성되어 있는 인쇄회로기판(23)을 이용하고 있다. 접합패드(24)의 내측 영역에 복수의 본딩패드(22)가 가장자리에 형성된 에지패드형(edge pad)의 반도체 칩(21)이 실장되어 있고, 본딩패드(22)는 접합패드(24)와 도전성 금속선(30)으로 와이어 본딩(wire bonding)되어 있다. 일점 쇄선 내측의 영역이 에폭시 성형 수지로 봉지되는 영역이다.
본 발명의 적층 패키지(10)는 이와 같은 구조의 단위 반도체 칩 패키지를 일개소 단위로 하여 외부 접속 수단으로서 사용되는 솔더 볼(45)이 부착된 베이스 기판(41)의 상부에 복수의 단위 반도체 칩 패키지들(11,13,15,17)이 수직으로 적층되어 구성된다. 도전 바(43)는 각 반도체 칩 패키지(11,13,15,17)들의 가장자리에 형성된 비아 홀(26)을 수직으로 관통하며, 도전성 접합 부재로서 솔더 페이스트(solder paste; 28)에 의해 각각의 단위 반도체 칩 패키지(11,13,15,17)들의 도금층(27)에 접합되어 금속배선(25) 및 접합패드(24)와 전기적으로 연결된다. 결과적으로 단위 반도체 칩 패키지들(11,13,15,17)도 도전 바(43)에 의해 전기적으로 상호연결이 이루어지며, 외부 접속 단자로 사용되는 베이스 기판(41)에 부착되어 있는 솔더 볼(45)과 전기적으로 연결이 이루어진다.
이 적층 패키지(10)는 도 4에 도시된 것과 같이 각각의 단위 반도체 칩 패키지(11)의 도금층(27) 위에 솔더 페이스트(27)를 도포한 상태에서, 도전 바(43)가 수직으로 부착되어 있는 베이스 기판(41)에 도전 바(43)가 비아 홀(26)을 관통하도록 하여 단위 반도체 칩 패키지(11)를 적층시키고, 이 상태에서 리플로우(reflow) 공정을 진행하면 도전성을 갖는 솔더 페이스트(28)가 비아 홀(26)에 충전되면서 도전 바(43)와 접합이 이루어져 용이하게 적층 패키지를 구현할 수 있다.
전술한 실시예와 같이 본 발명에 따른 적층 패키지는 적층에 필요한 단위 반도체 칩 패키지가 일반적인 볼 그리드 어레이 패키지와 달리 솔더 볼과 볼 패드 등을 갖고 있지 않는다. 단지 도전 바가 삽입될 수 있도록 종래보다 큰 크기의 비아 홀을 형성하는 것이 필요하다. 각 단위 반도체 칩 패키지는 동작시 칩 선택을 위하여 위치별로 칩 선택(chip select) 핀만 다르게 접합하면 되기 때문에 간단하게 적층 패키지를 제조할 수 있다. 한편, 본 발명의 적층 패키지는 단위 반도체 칩 패키지의 제조와 마찬가지로 스트립(strip) 단위로 이루어질 수 있다.
이상과 같은 본 발명에 의한 적층 패키지에 따르면 입출력 단자 수의 증가와 용량 증가에 대처할 수 있어 보다 집적화된 반도체 칩 패키지의 구현이 가능하다.

Claims (3)

  1. 복수의 본딩패드가 형성되어 있는 반도체 칩, 상기 반도체 칩이 실장되며 상기 본딩패드와 도전성 금속선으로 연결되는 접합패드와 상기 접합패드와 전기적으로 연결되는 금속배선 및 상면과 하면을 관통하도록 형성되는 비아 홀이 형성된 인쇄회로기판, 및 상기 반도체 칩과 상기 도전성 금속선을 봉지하는 봉지부를 포함하는 단위 반도체 칩 패키지를 일 개소 단위로 하여, 복수의 단위 반도체 칩 패키지들이 수직으로 적층되어 있고 각각의 상기 단위 반도체 칩 패키지의 비아 홀을 관통하는 도전 바가 도전성 접합 부재로 각각의 금속배선에 접합되어 상기 접합패드와 전기적으로 연결되어 있고, 상기 도전 바가 최하위의 단위 반도체 칩 패키지 하부에 위치한 외부 접속 단자가 부착된 베이스 기판에 부착되어 상기 외부 접속 단자와 전기적으로 연결되어 있는 것을 특징으로 하는 적층 패키지.
  2. 제 1항에 있어서, 상기 접합 부재는 솔더 페이스트인 것을 특징으로 하는 적층 패키지.
  3. 제 1항에 있어서, 상기 단위 반도체 칩 패키지는 상기 봉지부가 상기 베이스 기판에 접촉되도록 적층되어 있는 것을 특징으로 하는 적층 패키지.
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