JP2004363319A - 実装基板及び半導体装置 - Google Patents
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Abstract
【課題】本発明は実装基板の電極パッドとバンプとの接触面積を増やして、実装基板の面積増大を抑えたフリップチップ実装基板及び半導体装置を提供することを目的とする。
【解決手段】上層基板３と下層基板４の２層構造からなる実装基板２の基板電極パッド８と半導体チップ５のチップ電極パッド６がバンプ７を介してフェースダウンボンディングしている。実装基板２の上層基板３の基板電極パッド８の領域には複数の孔９が形成され、これら孔９の側面にはＡｕ膜１１が形成されている。チップ電極パッド６にバンプ７が形成された半導体チップ５を実装基板２に搭載させると、バンプ７が潰れて実装基板２の孔９に入り込む。バンプ７と実装基板２の基板電極パッド８との接触面積を大きくすることができる。
【選択図】 図１
【解決手段】上層基板３と下層基板４の２層構造からなる実装基板２の基板電極パッド８と半導体チップ５のチップ電極パッド６がバンプ７を介してフェースダウンボンディングしている。実装基板２の上層基板３の基板電極パッド８の領域には複数の孔９が形成され、これら孔９の側面にはＡｕ膜１１が形成されている。チップ電極パッド６にバンプ７が形成された半導体チップ５を実装基板２に搭載させると、バンプ７が潰れて実装基板２の孔９に入り込む。バンプ７と実装基板２の基板電極パッド８との接触面積を大きくすることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、実装基板及び半導体装置に関し、特にフリップチップボンディング実装に用いる実装基板及びその実装基板を用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、図１０に示すような半導体チップ１０１上の半導体素子が形成された面を実装基板１０２と向かい合わせ（フェースダウン）、半導体チップ１０１の電極パッド１０３と実装基板１０２の電極パッド１０４とをバンプ１０５によって電気的に接続するというフリップチップボンディングとういう実装手法が用いられている。
【０００３】
フリップチップボンディングは、半導体チップ１０１の電極パッド１０３からバンプ１０５、実装基板１０２の電極パッド１０４への密着性とマウントの位置精度が要求される。
【０００４】
このフリップチップボンディング実装は通常のワイヤボンディングと比較して半導体装置の小型化・薄型化できるという利点を有している（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００１−１４４４０５号公報
【０００６】
【発明が解決しようとする課題】
しかし、フリップチップボンディングは半導体チップ１０１の電極パッド１０３と実装基板１０２の電極パッド１０４を向かい合わせてバンプ１０５によって接続させるので、半導体チップ１０１と実装基板１０２との接続部分の目視チェックができない。よって、ある程度の接続マージンが必要である。
【０００７】
このマージンを確保するために、実装基板１０２の電極パッド１０４面積を大きくし、バンプ１０５と実装基板１０２の電極パッド１０４の接触面積を大きくする必要がある。
【０００８】
また、半導体チップ１０１と実装基板１０２の接合時にバンプ１０５が潰れて実装基板１０２の隣接する電極パッド１０４に潰れたバンプ１０５が接触する（配線ショート）ことを回避するために、実装基板１０２の電極パッド１０４間のクリアランスを増加させる必要がある。
【０００９】
特に従来の平坦な電極パッド１０４は、接合の際の潰れによるバンプ径の増加を考慮し、実装基板１０２の電極パッド１０４の面積増加や隣接する電極パッド１０４間とのクリアランスを増加させ、密着性・位置精度のマージンを十分とり、歩留まり安定化を図っていた。
【００１０】
その結果、実装基板１０２の面積を増加させることとなり、実装基板１０２面積の縮小化を困難なものとさせ、将来予想される多ピン化に対し不利となるものであった。
【００１１】
そこで、本発明は実装基板の電極パッドとバンプとの接触面積を増やして、実装基板の面積増大を抑えた実装基板及び半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様によれば、上面に複数の孔が形成された基板電極パッド領域を備えた上層基板と、前記基板電極パッド領域及び前記孔の側面に形成された導電膜と、前記上層基板の下面に上面が接合され、下面に前記基板電極パッドと電気的に接続された外部電極端子が形成された下層基板とを備えた実装基板が提供される。
【００１３】
また本発明の他の態様によれば、下面に外部電極端子を有し、上面に前記外部電極端子と電気的に接続した第１の導電領域を有した下層基板と、この下層基板の上面に下面が接合され、下面に前記第１の導電領域に対応する領域に前記第１の導電領域と接着した第２の導電領域を有し、上面に前記第２の導電領域に対応する領域に前記外部電極端子と電気的に接続された基板電極パッドを有した上層基板と、前記基板電極パッドに形成された複数の孔と、これらの孔の側面に形成された導電膜とを備えた実装基板が提供される。
【００１４】
また本発明の他の態様によれば、下面に外部電極端子を有し、上面に前記外部電極端子と電気的に接続した第１の導電領域を有した下層基板と、この下層基板の上面に下面が接合され、前記第１の導電領域に対応する領域に複数の孔を有した上層基板と、この上層基板の上面に前記第１の導電領域に対応する領域及び前記孔の側面に形成された前記外部電極端子と電気的に接続された基板電極パッドとを備えた実装基板が提供される。
【００１５】
また本発明の他の態様によれば、チップ電極パッドを有する半導体チップと、前記チップ電極パッドに形成されたバンプとを備え、前記バンプと請求項１乃至請求項７のいずれか１項に記載の実装基板の前記基板電極パッドとが電気的に接続し、前記孔に前記バンプの一部が入ることを特徴とする半導体装置が提供される。
【００１６】
【発明の実施の形態】
［第１の実施形態］本発明の第１の実施形態のフリップチップボンディングした半導体装置１の断面図を図１に示す。
【００１７】
実装基板２は上層基板３と下層基板４からなる２層構造になっている。半導体チップ５の電極パッド（以下、「チップ電極パッド」という。）６とバンプ７を介して実装基板２の電極パッド（以下、「基板電極パッド」という。）８と接続されている。この基板電極パッド８の領域にはパターン化された複数の孔９が形成されている。基板電極パッド８の領域の上層基板３の上面並びに複数の孔９の側面及び下層基板３の上面にＡｕ膜１０，１１，１３が形成され、基板電極パッド８となる。
【００１８】
基板電極パッド８の領域に形成された複数の孔９を埋め込むバンプ７によりチップ電極パッド６と基板電極パッド８とを電気的に接続されている。
【００１９】
次に、図１の実装基板２の上層基板３及び下層基板４それぞれの平面図を図２、３に示す。図２は上層基板３の平面図であり、図２（ａ）は上層基板３の上面、図２（ｂ）は上層基板３の下面の平面図である。図３は下層基板４の平面図であり、図３（ａ）は下層基板４の上面、図３（ｂ）は下層基板４の下面の平面図である。
【００２０】
図２（ａ）に示すように上層基板３の上面は、基板電極パッド８に対応する領域にパターン化された複数の孔９が形成されている。基板電極パッド８に対応する領域は上面及び孔の側面にＡｕ膜１０，１１が形成されている。この基板電極パッド８から、上層基板３の周縁に形成されたスルーホール１５に延在した配線１３が形成されている。この配線１３は実装基板２の配線１３となる。
【００２１】
図２（ｂ）に示すように上層基板３の下面は、上層基板３の上面の基板電極パッド８に対応する領域の複数の孔９が形成され、基板電極パッド８に対応する領域にもＡｕ膜１２が形成されている。また、実装基板２の周縁に各基板電極パッド８に対応して上層基板３を貫通するスルーホール１５が形成されている。
【００２２】
図３（ａ）に示すように下層基板４の上面は、上層基板３の上面の基板電極パッド８に対応する領域にＡｕ膜１４が形成されている。上層基板３に形成したスルーホール１５に対応する領域に同じく基板を貫通するスルーホール１６が形成されている。
【００２３】
図３（ｂ）に示すように下層基板４の下面は、スルーホール１６の領域を覆うように外部電極端子１７が形成されている。
【００２４】
次に、図２及び図３に示す上層基板３又は下層基板４を重ね合わせた実装基板２の断面図を図４に示す。
【００２５】
上層基板３と下層基板４を適当な粘着部材（図示せず）によって貼り合わせる。重ね合わせることによって連結した下層基板４のスルーホール１６と上層基板３のスルーホール１５及び配線１３によって、上層基板３の基板電極パッド８と下層基板４の外部電極端子１７とを電気的に接続させている。
【００２６】
次に、図４の実装基板２に半導体チップ５を搭載する工程を図５に表わす。
【００２７】
図５（ａ）に示すように、チップ電極パッド６にバンプ７が形成された半導体チップ５は、上層基板３の基板電極パッド８とフェースダウンボンディングする。
【００２８】
図５（ｂ）に示すように、基板電極パッド８の上面からバンプ７を押し付け接着させる。バンプ７は上層基板３の基板電極パッド８に押し付けられることによって潰れ、基板電極パッド８に形成された孔９に入り込む。
【００２９】
バンプ７が孔９に入り込むことによって、潰されたバンプ７の径が大きくなるのを防ぐことができる。よって、基板電極パッド８間のクリアランスのマージンを少なくすることができ、実装基板２を小さくすることができる。
【００３０】
マウント時、多少ずれていてもバンプ７が孔９に入り込むため、基板電極パッド８とバンプ７との接触面積を確保することができる。接触面積を大きくすることによって、接触抵抗値小さくすることができる。
【００３１】
また、半導体チップ５と実装基板２とを接続するバンプ７が基板電極パッド８に形成された孔９に入り込むため、半導体チップ５と実装基板２との持着強度が高まる。特に、孔９は実装基板２に対して垂直方向に形成されているので、この孔９に入り込んだバンプ７によって実装基板２の平行方向への機械的強度が高くなる。
【００３２】
なお、基板電極パッド８に形成された複数の孔９は所定のパターンを形成している。このパターンは基板電極パッド８領域の中心点に対して点対称のパターンを形成していると、バンプ７が基板電極パッド８と接触した際にバンプ７が左右対称に孔に入り込むので、潰れたバンプ７の形状が左右対称となる。このようにバンプ７の形状が左右対称になることによって偏りがなくなり、実装基板２と半導体チップ５との持着強度を高めることができる。
【００３３】
また、半導体チップ５と実装基板２をフェースダウンボンディングする際、基板電極パッド８の孔９に半導体チップ５に形成されたバンプ７が潰れて入り込む。よって、半導体チップ５と実装基板２とをマウントする際に発生する衝突エネルギーを基板電極パッド８に形成された孔９によって吸収することができる。
【００３４】
基板電極パッド８や配線１３はＡｕに限らず、Ａｌ等の他の導電部材であっても構わない。
【００３５】
また、本実施形態では、所定の配線１３は上層基板３の上面に形成したが、配線１３は上面だけに限らず下面に形成しても構わない。もちろん両面に形成してもよい。
【００３６】
［第２の実施形態］次に、本発明の第２の実施形態のフリップチップボンディングした半導体装置２１の断面図を図６に示す。
【００３７】
実装基板２２は上層基板２３と下層基板２４からなる２層構造になっている。半導体チップ２５のチップ電極パッド２６とバンプ２７を介して実装基板２２の基板電極パッド２８と接続されている。この基板電極パッド２８の領域にはパターン化された複数の孔２９が形成されている。基板電極パッド２８の領域の上層基板２３の上面並びに複数の孔２９の側面及び下層基板２４の上面にＡｕ膜３０，３１，３４が形成され、基板電極パッド２８となる。
【００３８】
基板電極パッド２８領域に形成された複数の孔２９を埋め込むバンプ２７により、チップ電極パッド２６と基板電極パッド２８とを電気的に接続されている。
【００３９】
次に、図６の実装基板２２の上層基板２３及び下層基板２４それぞれの平面図を図７、８に示す。図７は上層基板２３の平面図であり、図７（ａ）は上層基板２３の上面、図７（ｂ）は上層基板２３の下面の平面図である。図８は下層基板２４の平面図であり、図８（ａ）は下層基板２４の上面、図８（ｂ）は下層基板２４の下面の平面図である。
【００４０】
図７（ａ）に示すように上層基板２３の上面は、基板電極パッド２８に対応する領域に複数の孔２９が形成されている。基板電極パッド２８に対応する領域は上面及び孔２９の側面にＡｕ膜３０，３１が形成されている。
【００４１】
図７（ｂ）に示すように上層基板２３の下面は、基板電極パッド２８に対応する領域の複数の孔２９が形成されている。また、上面の基板電極パッド２８に対応する領域にもＡｕ膜３２が形成されている。
【００４２】
図８（ａ）に示すように下層基板２４の上面は、基板電極パッド２８に対応する領域にＡｕ膜３４が形成されている。下層基板２４の周縁には各基板電極パッドに対応したスルーホール３５が形成されている。また、各基板電極パッド２８から、対応したスルーホール３５に延在する配線３３が形成されている。
【００４３】
図８（ｂ）に示すように下層基板２４の下面は、下層基板２４に形成したスルーホール３５の領域を覆うように外部電極端子３６が形成されている。
【００４４】
図７及び図８に示す上層基板２３と下層基板２４を重ね合わせた実装基板２２の断面図を図９に示す。
【００４５】
上層基板２３と下層基板２４を適当な粘着部材（図示せず）によって貼り合わせる。下層基板２４のスルーホール３５及び配線３３によって、下層基板２４の基板電極パッド２８と外部電極端子３６を電気的に接続させ、上層基板２３の基板電極パッド２８と外部電極端子３６を接続している。
【００４６】
チップ電極パッド２６にバンプ２７が形成された半導体チップ２５は、上層基板２３の基板電極パッド２８とフェースダウンボンディングされる。
【００４７】
第１の実施形態と同様に、基板電極パッド２８の上面からバンプ２７を押し付け接着させる。バンプ２７は上層基板２３の基板電極パッド２８に押し付けられることによって潰れ、基板電極パッド２８に形成された孔２９に入り込む。
【００４８】
バンプ２８が孔２９に入り込むことによって、潰されたバンプ２７の径が大きくなるのを防ぐことができる。よって、基板電極パッド２８間のクリアランスのマージンを少なくすることができ、実装基板２２を小さくすることができる。
【００４９】
マウント時、多少ずれていてもバンプ２７が孔２９に入り込むため、基板電極パッド２８とバンプ２７との接触面積を確保することができる。
【００５０】
また、半導体チップ２５と実装基板２２とを接続するバンプ２７が基板電極パッド２８に形成された孔２９に入り込むため、半導体チップ２５と実装基板２２との持着強度が高まる。特に、孔２９は実装基板２２に対して垂直方向に形成されているので、この孔２９に入り込んだバンプ２７によって実装基板２２の平行方向への機械的強度が高くなる。
【００５１】
なお、基板電極パッド２８に形成された複数の孔２９は所定のパターンを形成している。このパターンは基板電極パッド２８領域の中心点に対して点対称のパターンを形成していると、バンプ２７が基板電極パッド２８と接触した際にバンプ２７が左右対称に孔に入り込むので、潰れたバンプ２７の形状が左右対称となる。このようにバンプ２７の形状が左右対称になることによって偏りがなくなり、実装基板２２と半導体チップ２５との持着強度を高めることができる。
【００５２】
また、半導体チップ２５と実装基板２２をフェースダウンボンディングする際、基板電極パッド２８の孔２９に半導体チップ２５に形成されたバンプ２７が潰れて入り込む。よって、半導体チップ２５と実装基板２２とをマウントする際に発生する衝突エネルギーを基板電極パッド２８に形成された孔２９によって吸収することができる。
【００５３】
基板電極パッド８や配線３３はＡｕに限らず、Ａｌ等の他の導電部材であっても構わない。
【００５４】
また、本実施形態では、所定の配線３３は上層基板３の上面に形成したが、配線１３は上面だけに限らず下面に形成しても構わない。もちろん両面に形成してもよい。
【００５５】
なお、上述した実施形態では上層基板の基板電極パッドと下層基板の外部電源端子とを電気的に接続するために、実装基板の周縁にスルーホールを設けているがスルーホールの位置は実施形態に限定されない。
【００５６】
また、上層基板３，２３及び下層基板４，２４はそれぞれ単層に限らず、それぞれの基板が多層になっていても構わない。
【００５７】
【発明の効果】
以上詳述したように本発明は、フリップチップ実装基板の基板電極パッドとバンプとの接触面積を増やして、実装基板の面積増大を抑えた実装基板及び半導体装置を提供することを目的とする。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置であり、フリップチップ実装基板に半導体チップを搭載した断面図である。
【図２】図１に示すフリップチップ実装基板の上層基板を表わす平面図である。
【図３】図１に示すフリップチップ実装基板の下層基板を表わす平面図である。
【図４】本発明の第１の実施形態のフリップチップ実装基板を表わす断面図である。
【図５】本発明の第１の実施形態の半導体装置であり、フリップチップ実装基板に半導体チップを搭載する製造工程を示した断面図である。
【図６】本発明の第２の実施形態の半導体装置であり、フチップチップ実装基板に半導体チップを搭載した断面図である。
【図７】図６に示すフリップチップ実装基板の上層基板を表わす平面図である。
【図８】図６に示すフリップチップ実装基板の下層基板を表わす平面図である。
【図９】本発明の第２の実施形態のフリップチップ実装基板を表わす断面図である。
【図１０】従来技術の半導体装置であり、フリップチップ実装基板に半導体チップを搭載した断面図である。
【符号の説明】
１・・・半導体装置
２・・・実装基板
３・・・上層基板
４・・・下層基板
５・・・半導体チップ
６・・・チップ電極パッド
７・・・バンプ
８・・・基板電極パッド
９・・・孔
１０・・・導電部材（上層基板上面）
１１・・・導電部材（孔の側面）
１２・・・導電部材（上層基板下面）
１３・・・配線
１４・・・導電部材（下層基板上面）
１５，１６・・・スルーホール
１７・・・外部電源端子
２１・・・半導体装置
２２・・・実装基板
２３・・・上層基板
２４・・・下層基板
２５・・・半導体チップ
２６・・・チップ電極パッド
２７・・・バンプ
２８・・・基板電極パッド
２９・・・孔
３０・・・導電部材（上層基板上面）
３１・・・導電部材（孔の側面）
３２・・・導電部材（上層基板下面）
３３・・・配線
３４・・・導電部材（下層基板上面）
３５・・・スルーホール
３６・・・外部電源端子
【発明の属する技術分野】
本発明は、実装基板及び半導体装置に関し、特にフリップチップボンディング実装に用いる実装基板及びその実装基板を用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、図１０に示すような半導体チップ１０１上の半導体素子が形成された面を実装基板１０２と向かい合わせ（フェースダウン）、半導体チップ１０１の電極パッド１０３と実装基板１０２の電極パッド１０４とをバンプ１０５によって電気的に接続するというフリップチップボンディングとういう実装手法が用いられている。
【０００３】
フリップチップボンディングは、半導体チップ１０１の電極パッド１０３からバンプ１０５、実装基板１０２の電極パッド１０４への密着性とマウントの位置精度が要求される。
【０００４】
このフリップチップボンディング実装は通常のワイヤボンディングと比較して半導体装置の小型化・薄型化できるという利点を有している（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００１−１４４４０５号公報
【０００６】
【発明が解決しようとする課題】
しかし、フリップチップボンディングは半導体チップ１０１の電極パッド１０３と実装基板１０２の電極パッド１０４を向かい合わせてバンプ１０５によって接続させるので、半導体チップ１０１と実装基板１０２との接続部分の目視チェックができない。よって、ある程度の接続マージンが必要である。
【０００７】
このマージンを確保するために、実装基板１０２の電極パッド１０４面積を大きくし、バンプ１０５と実装基板１０２の電極パッド１０４の接触面積を大きくする必要がある。
【０００８】
また、半導体チップ１０１と実装基板１０２の接合時にバンプ１０５が潰れて実装基板１０２の隣接する電極パッド１０４に潰れたバンプ１０５が接触する（配線ショート）ことを回避するために、実装基板１０２の電極パッド１０４間のクリアランスを増加させる必要がある。
【０００９】
特に従来の平坦な電極パッド１０４は、接合の際の潰れによるバンプ径の増加を考慮し、実装基板１０２の電極パッド１０４の面積増加や隣接する電極パッド１０４間とのクリアランスを増加させ、密着性・位置精度のマージンを十分とり、歩留まり安定化を図っていた。
【００１０】
その結果、実装基板１０２の面積を増加させることとなり、実装基板１０２面積の縮小化を困難なものとさせ、将来予想される多ピン化に対し不利となるものであった。
【００１１】
そこで、本発明は実装基板の電極パッドとバンプとの接触面積を増やして、実装基板の面積増大を抑えた実装基板及び半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様によれば、上面に複数の孔が形成された基板電極パッド領域を備えた上層基板と、前記基板電極パッド領域及び前記孔の側面に形成された導電膜と、前記上層基板の下面に上面が接合され、下面に前記基板電極パッドと電気的に接続された外部電極端子が形成された下層基板とを備えた実装基板が提供される。
【００１３】
また本発明の他の態様によれば、下面に外部電極端子を有し、上面に前記外部電極端子と電気的に接続した第１の導電領域を有した下層基板と、この下層基板の上面に下面が接合され、下面に前記第１の導電領域に対応する領域に前記第１の導電領域と接着した第２の導電領域を有し、上面に前記第２の導電領域に対応する領域に前記外部電極端子と電気的に接続された基板電極パッドを有した上層基板と、前記基板電極パッドに形成された複数の孔と、これらの孔の側面に形成された導電膜とを備えた実装基板が提供される。
【００１４】
また本発明の他の態様によれば、下面に外部電極端子を有し、上面に前記外部電極端子と電気的に接続した第１の導電領域を有した下層基板と、この下層基板の上面に下面が接合され、前記第１の導電領域に対応する領域に複数の孔を有した上層基板と、この上層基板の上面に前記第１の導電領域に対応する領域及び前記孔の側面に形成された前記外部電極端子と電気的に接続された基板電極パッドとを備えた実装基板が提供される。
【００１５】
また本発明の他の態様によれば、チップ電極パッドを有する半導体チップと、前記チップ電極パッドに形成されたバンプとを備え、前記バンプと請求項１乃至請求項７のいずれか１項に記載の実装基板の前記基板電極パッドとが電気的に接続し、前記孔に前記バンプの一部が入ることを特徴とする半導体装置が提供される。
【００１６】
【発明の実施の形態】
［第１の実施形態］本発明の第１の実施形態のフリップチップボンディングした半導体装置１の断面図を図１に示す。
【００１７】
実装基板２は上層基板３と下層基板４からなる２層構造になっている。半導体チップ５の電極パッド（以下、「チップ電極パッド」という。）６とバンプ７を介して実装基板２の電極パッド（以下、「基板電極パッド」という。）８と接続されている。この基板電極パッド８の領域にはパターン化された複数の孔９が形成されている。基板電極パッド８の領域の上層基板３の上面並びに複数の孔９の側面及び下層基板３の上面にＡｕ膜１０，１１，１３が形成され、基板電極パッド８となる。
【００１８】
基板電極パッド８の領域に形成された複数の孔９を埋め込むバンプ７によりチップ電極パッド６と基板電極パッド８とを電気的に接続されている。
【００１９】
次に、図１の実装基板２の上層基板３及び下層基板４それぞれの平面図を図２、３に示す。図２は上層基板３の平面図であり、図２（ａ）は上層基板３の上面、図２（ｂ）は上層基板３の下面の平面図である。図３は下層基板４の平面図であり、図３（ａ）は下層基板４の上面、図３（ｂ）は下層基板４の下面の平面図である。
【００２０】
図２（ａ）に示すように上層基板３の上面は、基板電極パッド８に対応する領域にパターン化された複数の孔９が形成されている。基板電極パッド８に対応する領域は上面及び孔の側面にＡｕ膜１０，１１が形成されている。この基板電極パッド８から、上層基板３の周縁に形成されたスルーホール１５に延在した配線１３が形成されている。この配線１３は実装基板２の配線１３となる。
【００２１】
図２（ｂ）に示すように上層基板３の下面は、上層基板３の上面の基板電極パッド８に対応する領域の複数の孔９が形成され、基板電極パッド８に対応する領域にもＡｕ膜１２が形成されている。また、実装基板２の周縁に各基板電極パッド８に対応して上層基板３を貫通するスルーホール１５が形成されている。
【００２２】
図３（ａ）に示すように下層基板４の上面は、上層基板３の上面の基板電極パッド８に対応する領域にＡｕ膜１４が形成されている。上層基板３に形成したスルーホール１５に対応する領域に同じく基板を貫通するスルーホール１６が形成されている。
【００２３】
図３（ｂ）に示すように下層基板４の下面は、スルーホール１６の領域を覆うように外部電極端子１７が形成されている。
【００２４】
次に、図２及び図３に示す上層基板３又は下層基板４を重ね合わせた実装基板２の断面図を図４に示す。
【００２５】
上層基板３と下層基板４を適当な粘着部材（図示せず）によって貼り合わせる。重ね合わせることによって連結した下層基板４のスルーホール１６と上層基板３のスルーホール１５及び配線１３によって、上層基板３の基板電極パッド８と下層基板４の外部電極端子１７とを電気的に接続させている。
【００２６】
次に、図４の実装基板２に半導体チップ５を搭載する工程を図５に表わす。
【００２７】
図５（ａ）に示すように、チップ電極パッド６にバンプ７が形成された半導体チップ５は、上層基板３の基板電極パッド８とフェースダウンボンディングする。
【００２８】
図５（ｂ）に示すように、基板電極パッド８の上面からバンプ７を押し付け接着させる。バンプ７は上層基板３の基板電極パッド８に押し付けられることによって潰れ、基板電極パッド８に形成された孔９に入り込む。
【００２９】
バンプ７が孔９に入り込むことによって、潰されたバンプ７の径が大きくなるのを防ぐことができる。よって、基板電極パッド８間のクリアランスのマージンを少なくすることができ、実装基板２を小さくすることができる。
【００３０】
マウント時、多少ずれていてもバンプ７が孔９に入り込むため、基板電極パッド８とバンプ７との接触面積を確保することができる。接触面積を大きくすることによって、接触抵抗値小さくすることができる。
【００３１】
また、半導体チップ５と実装基板２とを接続するバンプ７が基板電極パッド８に形成された孔９に入り込むため、半導体チップ５と実装基板２との持着強度が高まる。特に、孔９は実装基板２に対して垂直方向に形成されているので、この孔９に入り込んだバンプ７によって実装基板２の平行方向への機械的強度が高くなる。
【００３２】
なお、基板電極パッド８に形成された複数の孔９は所定のパターンを形成している。このパターンは基板電極パッド８領域の中心点に対して点対称のパターンを形成していると、バンプ７が基板電極パッド８と接触した際にバンプ７が左右対称に孔に入り込むので、潰れたバンプ７の形状が左右対称となる。このようにバンプ７の形状が左右対称になることによって偏りがなくなり、実装基板２と半導体チップ５との持着強度を高めることができる。
【００３３】
また、半導体チップ５と実装基板２をフェースダウンボンディングする際、基板電極パッド８の孔９に半導体チップ５に形成されたバンプ７が潰れて入り込む。よって、半導体チップ５と実装基板２とをマウントする際に発生する衝突エネルギーを基板電極パッド８に形成された孔９によって吸収することができる。
【００３４】
基板電極パッド８や配線１３はＡｕに限らず、Ａｌ等の他の導電部材であっても構わない。
【００３５】
また、本実施形態では、所定の配線１３は上層基板３の上面に形成したが、配線１３は上面だけに限らず下面に形成しても構わない。もちろん両面に形成してもよい。
【００３６】
［第２の実施形態］次に、本発明の第２の実施形態のフリップチップボンディングした半導体装置２１の断面図を図６に示す。
【００３７】
実装基板２２は上層基板２３と下層基板２４からなる２層構造になっている。半導体チップ２５のチップ電極パッド２６とバンプ２７を介して実装基板２２の基板電極パッド２８と接続されている。この基板電極パッド２８の領域にはパターン化された複数の孔２９が形成されている。基板電極パッド２８の領域の上層基板２３の上面並びに複数の孔２９の側面及び下層基板２４の上面にＡｕ膜３０，３１，３４が形成され、基板電極パッド２８となる。
【００３８】
基板電極パッド２８領域に形成された複数の孔２９を埋め込むバンプ２７により、チップ電極パッド２６と基板電極パッド２８とを電気的に接続されている。
【００３９】
次に、図６の実装基板２２の上層基板２３及び下層基板２４それぞれの平面図を図７、８に示す。図７は上層基板２３の平面図であり、図７（ａ）は上層基板２３の上面、図７（ｂ）は上層基板２３の下面の平面図である。図８は下層基板２４の平面図であり、図８（ａ）は下層基板２４の上面、図８（ｂ）は下層基板２４の下面の平面図である。
【００４０】
図７（ａ）に示すように上層基板２３の上面は、基板電極パッド２８に対応する領域に複数の孔２９が形成されている。基板電極パッド２８に対応する領域は上面及び孔２９の側面にＡｕ膜３０，３１が形成されている。
【００４１】
図７（ｂ）に示すように上層基板２３の下面は、基板電極パッド２８に対応する領域の複数の孔２９が形成されている。また、上面の基板電極パッド２８に対応する領域にもＡｕ膜３２が形成されている。
【００４２】
図８（ａ）に示すように下層基板２４の上面は、基板電極パッド２８に対応する領域にＡｕ膜３４が形成されている。下層基板２４の周縁には各基板電極パッドに対応したスルーホール３５が形成されている。また、各基板電極パッド２８から、対応したスルーホール３５に延在する配線３３が形成されている。
【００４３】
図８（ｂ）に示すように下層基板２４の下面は、下層基板２４に形成したスルーホール３５の領域を覆うように外部電極端子３６が形成されている。
【００４４】
図７及び図８に示す上層基板２３と下層基板２４を重ね合わせた実装基板２２の断面図を図９に示す。
【００４５】
上層基板２３と下層基板２４を適当な粘着部材（図示せず）によって貼り合わせる。下層基板２４のスルーホール３５及び配線３３によって、下層基板２４の基板電極パッド２８と外部電極端子３６を電気的に接続させ、上層基板２３の基板電極パッド２８と外部電極端子３６を接続している。
【００４６】
チップ電極パッド２６にバンプ２７が形成された半導体チップ２５は、上層基板２３の基板電極パッド２８とフェースダウンボンディングされる。
【００４７】
第１の実施形態と同様に、基板電極パッド２８の上面からバンプ２７を押し付け接着させる。バンプ２７は上層基板２３の基板電極パッド２８に押し付けられることによって潰れ、基板電極パッド２８に形成された孔２９に入り込む。
【００４８】
バンプ２８が孔２９に入り込むことによって、潰されたバンプ２７の径が大きくなるのを防ぐことができる。よって、基板電極パッド２８間のクリアランスのマージンを少なくすることができ、実装基板２２を小さくすることができる。
【００４９】
マウント時、多少ずれていてもバンプ２７が孔２９に入り込むため、基板電極パッド２８とバンプ２７との接触面積を確保することができる。
【００５０】
また、半導体チップ２５と実装基板２２とを接続するバンプ２７が基板電極パッド２８に形成された孔２９に入り込むため、半導体チップ２５と実装基板２２との持着強度が高まる。特に、孔２９は実装基板２２に対して垂直方向に形成されているので、この孔２９に入り込んだバンプ２７によって実装基板２２の平行方向への機械的強度が高くなる。
【００５１】
なお、基板電極パッド２８に形成された複数の孔２９は所定のパターンを形成している。このパターンは基板電極パッド２８領域の中心点に対して点対称のパターンを形成していると、バンプ２７が基板電極パッド２８と接触した際にバンプ２７が左右対称に孔に入り込むので、潰れたバンプ２７の形状が左右対称となる。このようにバンプ２７の形状が左右対称になることによって偏りがなくなり、実装基板２２と半導体チップ２５との持着強度を高めることができる。
【００５２】
また、半導体チップ２５と実装基板２２をフェースダウンボンディングする際、基板電極パッド２８の孔２９に半導体チップ２５に形成されたバンプ２７が潰れて入り込む。よって、半導体チップ２５と実装基板２２とをマウントする際に発生する衝突エネルギーを基板電極パッド２８に形成された孔２９によって吸収することができる。
【００５３】
基板電極パッド８や配線３３はＡｕに限らず、Ａｌ等の他の導電部材であっても構わない。
【００５４】
また、本実施形態では、所定の配線３３は上層基板３の上面に形成したが、配線１３は上面だけに限らず下面に形成しても構わない。もちろん両面に形成してもよい。
【００５５】
なお、上述した実施形態では上層基板の基板電極パッドと下層基板の外部電源端子とを電気的に接続するために、実装基板の周縁にスルーホールを設けているがスルーホールの位置は実施形態に限定されない。
【００５６】
また、上層基板３，２３及び下層基板４，２４はそれぞれ単層に限らず、それぞれの基板が多層になっていても構わない。
【００５７】
【発明の効果】
以上詳述したように本発明は、フリップチップ実装基板の基板電極パッドとバンプとの接触面積を増やして、実装基板の面積増大を抑えた実装基板及び半導体装置を提供することを目的とする。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置であり、フリップチップ実装基板に半導体チップを搭載した断面図である。
【図２】図１に示すフリップチップ実装基板の上層基板を表わす平面図である。
【図３】図１に示すフリップチップ実装基板の下層基板を表わす平面図である。
【図４】本発明の第１の実施形態のフリップチップ実装基板を表わす断面図である。
【図５】本発明の第１の実施形態の半導体装置であり、フリップチップ実装基板に半導体チップを搭載する製造工程を示した断面図である。
【図６】本発明の第２の実施形態の半導体装置であり、フチップチップ実装基板に半導体チップを搭載した断面図である。
【図７】図６に示すフリップチップ実装基板の上層基板を表わす平面図である。
【図８】図６に示すフリップチップ実装基板の下層基板を表わす平面図である。
【図９】本発明の第２の実施形態のフリップチップ実装基板を表わす断面図である。
【図１０】従来技術の半導体装置であり、フリップチップ実装基板に半導体チップを搭載した断面図である。
【符号の説明】
１・・・半導体装置
２・・・実装基板
３・・・上層基板
４・・・下層基板
５・・・半導体チップ
６・・・チップ電極パッド
７・・・バンプ
８・・・基板電極パッド
９・・・孔
１０・・・導電部材（上層基板上面）
１１・・・導電部材（孔の側面）
１２・・・導電部材（上層基板下面）
１３・・・配線
１４・・・導電部材（下層基板上面）
１５，１６・・・スルーホール
１７・・・外部電源端子
２１・・・半導体装置
２２・・・実装基板
２３・・・上層基板
２４・・・下層基板
２５・・・半導体チップ
２６・・・チップ電極パッド
２７・・・バンプ
２８・・・基板電極パッド
２９・・・孔
３０・・・導電部材（上層基板上面）
３１・・・導電部材（孔の側面）
３２・・・導電部材（上層基板下面）
３３・・・配線
３４・・・導電部材（下層基板上面）
３５・・・スルーホール
３６・・・外部電源端子
Claims (8)
- 上面に複数の孔が形成された基板電極パッド領域を備えた上層基板と、
前記基板電極パッド領域及び前記孔の側面に形成された導電膜と、
前記上層基板の下面に上面が接合され、下面に前記基板電極パッドと電気的に接続された外部電極端子が形成された下層基板とを備えた実装基板。 - 下面に外部電極端子を有し、上面に前記外部電極端子と電気的に接続した第１の導電領域を有した下層基板と、
この下層基板の上面に下面が接合され、下面に前記第１の導電領域に対応する領域に前記第１の導電領域と接着した第２の導電領域を有し、上面に前記第２の導電領域に対応する領域に前記外部電極端子と電気的に接続された基板電極パッドを有した上層基板と、
前記基板電極パッドに形成された複数の孔と、
これらの孔の側面に形成された導電膜とを備えた実装基板。 - 下面に外部電極端子を有し、上面に前記外部電極端子と電気的に接続した第１の導電領域を有した下層基板と、
この下層基板の上面に下面が接合され、前記第１の導電領域に対応する領域に複数の孔を有した上層基板と、
この上層基板の上面に前記第１の導電領域に対応する領域及び前記孔の側面に形成された前記外部電極端子と電気的に接続された基板電極パッドとを備えた実装基板。 - 前記基板電極パッドと前記外部電極端子を電気的に接続する配線が前記上層基板の上面又は下面に形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の実装基板。
- 前記基板電極パッドと前記外部電極端子を電気的に接続する配線が前記下層基板の上面又は下面に形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の実装基板。
- 前記基板電極パッドに形成された前記複数の孔が形成するパターンは前記基板電極パッドの中心点に対して点対象をなすパターンであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の実装基板。
- 前記上層基板又は前記下層基板は複数層になっていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の実装基板。
- チップ電極パッドを有する半導体チップと、
前記チップ電極パッドに形成されたバンプとを備え、
前記バンプと請求項１乃至請求項７のいずれか１項に記載の実装基板の前記基板電極パッドとが電気的に接続し、前記孔に前記バンプの一部が入ることを特徴とする半導体装置。
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| JP2003159856A Pending JP2004363319A (ja) | 2003-06-04 | 2003-06-04 | 実装基板及び半導体装置 |
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|---|---|---|---|---|
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| KR100804392B1 (ko) | 2005-12-02 | 2008-02-15 | 주식회사 네패스 | 반도체 패키지 및 그 제조 방법 |
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-
2003
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