JP4229086B2 - 半導体装置 - Google Patents

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Description

本発明は、大規模集積回路であるLSIと外部回路に接続されて該LSIに信号を入出力するパッド部とを備えた半導体装置(以下、LSIという)に関するものである。
図2(a)〜(c)は、従来のLSI(その1)を示す平面図であり、同図(a)はLSIのパッド部のレイアウト図であり、同図(b)は同図(a)のA部分の拡大図であり、同図(c)は同図(a)の接続状態を示す図である。
このLSI10には、図示しない集積回路が基板に形成される共に、該集積回路に信号を入出力する複数の配線パタンが形成されている。この複数の配線パタンに端子となる複数のパッド11が形成されている。LSI10の表面は、保護膜12で覆われているが、複数のパッド11の箇所の保護膜12が除去されて窓13が形成されている。窓13と該窓13から露出したパッド11とで、複数のパッド部14が構成されている。
これらのパット部14は、ワイヤボンディング用のパッド部であり、図2(c)のように、パッド部14の窓13から露出したパッド11と外部回路との間がワイヤ15で接続されることにより、外部回路とLSI10とのアッセンブリが行われる。
図3(a)〜(c)は、従来のLSI(その2)を示す平面図であり、同図(a)はLSIのパッド部のレイアウト図であり、同図(b)は同図(a)のB部分の拡大図であり、同図(c)は同図(a)の接続状態を示す図である。
このLSI20には、例えば前述のLSI10と同様の集積回路が基板に形成されると共に、複数の配線パタンが形成されている。この複数の配線パタンに端子となるLSI10と同様の複数のパッド11が形成されている。LSI20の表面は、保護膜21で覆われているが、各パッド11の箇所の保護膜21が除去されて図3(b)のような窓22が形成され、該窓22から露出したパッド11上に、半田等で構成されたバンプ23が堆積され、保護膜21の表面からさらに突出している。この窓22とバンプ23とで、パッド部25が構成されている。
これらのパット部25のバンプ23を用いて、外部回路26を直接接続することより、図3(c)のように、TAB(Tape Automated Bonding)或いはCOG(Chip On Glass)方式のアッセンブリが行われる。
このような図2及び図3に関連する従来の技術文献としては、例えば、次のようなものがある。
特開平4−5841号公報 特開平7−221135号公報
しかしながら、従来のLSIでは、次のような課題があった。
LSI10,20は、複数のパッド部14,25の構造によって外部回路に対する接続方法が異なるので、該LSI10,20が、例え同じ集積回路と配線パタンを持ち、同じ動作を行うものであっても、パッド部14,25の構造で決まる1種類のアッセンブリしか実施することができなかった。そのため、ワイヤボンドで外部回路と接続するLSI10と、TAB方式で外部回路の接続をするLSI20とを、別々に作製することになり、開発効率及び量産効果を向上できないという課題があった。
前記課題を解決するために、本発明は、LSIを備えた半導体チップと、前記半導体チップの表面上に形成され、前記LSIに接続され、かつワイヤ接続用の第1の接続部とバンプ接続用の第2の接続部とを備える配線パタンと、第1の開口部と第2の開口部とを備え、前記第1の開口部により前記配線パタンの前記第1の接続部を露出し、かつ、前記第2の開口部により前記配線パタンの前記第2の接続部を露出するように、前記配線パタンおよび前記半導体チップの前記表面上に形成された保護膜と、を有している。そして、前記半導体チップの前記表面は第1の領域と前記第1の領域を包囲する第2の領域とを備え、前記配線パタンの前記第1の接続部は前記第2の領域上に配置され、前記配線パタンの前記第2の接続部は前記第1の領域上に配置される。
以上詳細に説明したように、本発明によれば、ワイヤ接続用の第1の接続部およびバンプ接続用の第2の接続部を有する配線パタンと、第1及び第2の開口部を有する保護膜とを有し、第1の接続部は第2の領域上に配置され、第2の接続部は第1の領域上に配置されるので、第1の開口部を用いたワイヤ接続による実装形態および第2の開口部を用いたバンプ接続による実装形態のうち、要求に応じて2つの実装形態のいずれか一方を選択してLSIと実装基材とのアッセンブリが行え、LSIの構成を変えることなく、複数の実装形態を実現することが可能となる。これにより、LSIの開発効率を向上させると共に、量産効率を向上させることが可能となる。
LSIは、半導体チップと、配線パタンと、保護膜と、バンプとを有している。配線パタンは、半導体チップの表面上に形成され、第1の接続部と第2の接続部とを備えている。保護膜は、第1の開口部と第2の開口部とを備え、第1の開口部により配線パタンの第1の接続部を露出し、かつ、第2の開口部により配線パタンの第2の接続部を露出するように、配線パタンおよび半導体チップの表面上に形成されている。バンプは、配線パタンの第2の接続部上に形成されている。そして、配線パタンの第1の接続部はワイヤボンディングに適した構造を備えている。
図1(a),(b)は、本発明の実施例1を示すLSIの平面図であり、同図(a)はパッド部の配置を示すレイアウト図であり、同図(b)は同図(a)のC部分の拡大図である。
このLSI30は、矩形の基板に形成された半導体チップである図示しない集積回路と、該集積回路に接続された図示しないアルミニウム等で形成された複数の配線パタンとを有し、該LSI30の表面が、保護膜31で覆われている。複数の配線パタンには、端子となる複数のパッド32が形成され、該各パッド32の位置に外部回路に対して信号を入出力するパッド部40がそれぞれ形成されている。
図4は、図1中のパッド部40の構造を示す断面図である。
複数のパッド部40には、共通のパッド32に対して設けられた第1の接続部40Aと第2の接続部40Bとが、それぞれ形成されている。LSI30の表面は、第1の領域と、この第1の領域を包囲する第2の領域とを備え、第1の領域に第1の接続部40Aが配置され、第2の領域に第2の接続部40Bが配置されている。接続部40Aには、保護膜31が除去された第1の開口部である第1の窓41と、パッド32における該窓41から露出した部分42とが、形成されている。接続部40Bには、保護膜31が除去された第2の開口部である第2の窓43と、パッド32における窓43から露出した部分44と、その部分44上に堆積された導電性部材のバンプ45とが、形成されている。パンプ45は、例えば銅等の下地層45aと、金や半田等の接続層45bとがパッド32に積層されると共に、保護膜31から突起して形成されている。
このLSI30では、各パッド部40の接続部40Aが基板の中心側を向き、接続部40Bが基板の外側を向くように、複数のパッド部40がレイアウトされている。
図5(a),(b)は、図1の接続例を示す平面図である。
LSI30のパッド部40における接続部40Aは、ワイヤボンディングのアッセンブリに適した構造であり、接続部40BはTAB方式やCOG方式のアッセンブリに適した構造である。そのため、LSI30をワイヤボンディングで外部回路に接続する要求がある場合には、図5(a)のように、各パッド部40の接続部40Aと外部回路との間をワイヤ35でそれぞれ接続する。LSI30をTAB方式やCOG方式で外部回路に接続する要求がある場合には、接続部40Bにおける接続層45bを、テープや硝子50に形成された外部回路に直接接続する。
以上のように、本実施例1では、各パッド部40に、共通のパッド32に対して外部回路を接続するための2つの接続部40A,40Bをそれぞれ形成し、その接続部40Aをワイヤボンディングによって外部回路と接続可能な構造とし、接続部40BをTAB方式やCOG方式によって外部回路と接続可能な構造にしたので、LSI30は、複数の実装形態がとれるようになる。そのため、LSI30のパッド部40の変更を行わなくても、LSI30の完成後に、要求に応じた実装形態を選択すれば、複数のアッセンブリが可能になるので、LSI30の開発効率が向上すると共に、量産効率が向上する。
図6は、本発明の実施例2を示すLSIの平面図である。
このLSI60は、矩形の基板に形成された半導体チップである図示しない集積回路と、該集積回路に接続された図示しないアルミニウム等で形成された複数の配線パタンとを有し、該LSI60の表面が、保護膜61で覆われている。複数の配線パタンには端子となる複数のパッド62が形成され、該各パッド62の位置に、外部回路に対して信号を入出力するパッド部70がそれぞれ形成されている。
各パッド部70には、図4と同様の構造の第1の接続部40A及び第2の接続部40Bがそれぞれ形成されている。LSI60の表面は、第1の領域と、この第1の領域を包囲する第2の領域とを備え、第1の領域に第2の接続部40Bが配置され、第2の領域に第1の接続部40Aが配置されている。即ち、このLSI60では、各パッド部70の接続部40Aが基板の外側を向き、接続部40Bが基板の中心側をそれぞれ向くように、複数のパッド部70がレイアウトされている。
図7(a),(b)は、図6の接続例を示す平面図である。
LSI60のパッド部70における接続部40Aは、ワイヤボンディングのアッセンブリに適した構造であり、接続部40BはTAB方式やCOG方式のアッセンブリに適した構造である。そのため、LSI60をワイヤボンディングで外部回路に接続する要求がある場合には、図7(a)のように、各パッド部70の外側の接続部40Aと外部回路との間をワイヤ65でそれぞれ接続する。さらに、必要に応じて、チップコンデンサ等のデバイス66,67を、中心側の接続部40Bに接続して搭載する。
LSI60をTAB方式やCOG方式で外部回路に接続する要求がある場合には、中心側の接続部40Bにおける接続層45bを、テープや硝子50に形成された外部回路に直接接続する。さらに追加して、ワイヤボンディングで他の外部回路に接続する要求がある場合には、図7(b)のように、外側の接続部40Aと外部回路との間をワイヤ65でそれぞれ接続する。
以上のように、本実施例2では、各パッド部70に2つの接続部40A,40Bをそれぞれ形成し、その接続部40Aを基板の外側に向け、接続部40Bを中心側に向けてレイアウトしているので、実施例1と同様に、ワイヤボンディングによる外部回路との接続が可能になると共に、TAB方式やCOG方式による外部回路との接続が可能になり、複数の実装形態がとれる。さらに、その両方の実装形態を同時に施すことが可能になり、LSI60の開発効率が向上すると共に、量産効率が向上する。その上、例えばワイヤボンディングによる実装を行った状態で、従来ではLSI60の周辺回路に設けていたデバイス66,67を該LSI60上に搭載することが可能になり、このLSI60を組み込むシステムを小型化できる。
図8は、本発明の実施例3を示すLSIの平面図である。
このLSI80では、矩形の基板に形成された半導体チップである図示しない集積回路と、該集積回路に接続された図示しないアルミニウム等で形成された複数の配線パタンとを有し、該LSI80の表面が、保護膜81で覆われている。複数の配線パタンには端子となる複数のパッド82が形成され、該各パッド82の位置に、外部回路に対して信号を入出力する2種類のパッド部90,100が適宜形成されている。
図9は、図8中のパッド部100の構造を示す断面図である。
パッド部90には、図4と同様の構造の第1の接続部40A及び第2の接続部40Bがそれぞれ形成されている。これに対し、パッド部100には、図9のように、共通のパッド82に対して設けられた第1の接続部100Aと、2つの第2の接続部100B,100Cとが形成されている。
接続部100Aには、保護膜81が除去された第1の開口部である第1の窓101と、パッド82における該窓101から露出した部分102とが形成されている。接続部100Bには、保護膜81が除去された第2の開口部である第2の窓103と、パッド82における窓103から露出した部分104と、その部分104上に堆積された導電性部材のバンプ105とが形成されている。パンプ105は、例えば銅等の下地層105aと、金や半田等の接続層105bとがパッド82に積層されて形成されている。接続部100Cには、保護膜81が除去された第2の開口部である第2の窓106と、パッド82における窓106から露出した部分107と、その部分107上に堆積された導電性部材のバンプ108とが形成されている。パンプ108は、例えば銅等の下地層108aと、金や半田等の接続層108bとがパッド82に積層されて保護膜81から突起して形成されている。
このように、LSI80の各パッド部90,100における接続部40A,100Aは、ワイヤボンディングのアッセンブリに適した構造であり、接続部40B,100B,100CはTAB方式やCOG方式のアッセンブリに適した構造である。そのため、LSI80をワイヤボンディングで外部回路に接続する要求がある場合には、各パッド部90,100の接続部40A,100Aと外部回路との間をワイヤ85でそれぞれ接続する。さらに、必要に応じて、チップコンデンサ等のデバイス86,87を、選択された接続部40B,100B,100Cに直接接続して搭載する。ここで、パッド部100では、接続部100B,100Cを有しているので、2つのデバイス86,87の接続が可能になっている。
LSI80をTAB方式やCOG方式で外部回路に接続する要求がある場合には、各パッド90,100の接続部40B,100B,100Cにおける接続層45b,105b,108bを、テープや硝子に形成された外部回路に直接接続する。さらに追加して、ワイヤボンディングで他の外部回路に接続する要求がある場合には、図7(b)のように、接続部40Aと外部回路との間をワイヤ85でそれぞれ接続する。
以上のように、本実施例3では、各パッド部90,100に2つの接続部40A,40B或いは3つの接続部100A,100B,100Cをそれぞれ形成しているので、実施例1と同様に、ワイヤボンディングによる外部回路との接続が可能になると共に、TAB方式やCOG方式によって外部回路との接続が可能なり、複数の実装形態がとれる。さらに、その両方の実施形態を同時に施すことが可能になり、LSI80の開発効率が向上すると共に、量産効率が向上する。その上、例えばワイヤボンディングによる実装を行った状態で、デバイス86,87の搭載が可能になるとと共に、1つのパッド部100に2個のデバイス86,87が接続できるので、実施例2よりも、適用可能な実装形態の種類が増加し、該LSI80を組み込むシステムが小型化できる。
なお、本発明は、上記実施例1〜3に限定されず、種々の変形が可能である。
例えば、パッド部100では、TAB方式やCOG方式に適用可能な接続部100B,100Cを形成しているが、その数は2個に限定されず、3個以上にしてもよい。また、パッド部100にワイヤボンディングで接続可能な接続部100Aを複数形成してもよい。このようにすると、周辺回路での配線の引き回しが減少し、システムがさらに小型化する。
本発明の実施例1を示すLSIの平面図である。 従来のLSI(その1)を示す平面図である。 従来のLSI(その2)を示す平面図である。 図1中のパッド部40を示す断面図である。 図1の接続例を示す平面図である。 本発明の実施例2を示すLSIの平面図である。 図6の接続例を示す平面図である。 本発明の実施例3を示すLSIの平面図である。 図8中のパッド部100を示す断面図である
符号の説明
30,60,80 LSI
31,61,81 保護膜
32,62,82 パッド
35,65,85 ワイヤ
40,70,90,100 パッド部
40A,100A 第1の接続部
40B,100B,100C 第2の接続部
41,43,101,103,106 窓(開口部)
45,105,108 バンプ
50 テープ、硝子
66,67,86,87 デバイス(外部回路)

Claims (4)

  1. 大規模集積回路を備えた半導体チップと、
    前記半導体チップの表面上に形成され、前記大規模集積回路に接続され、かつワイヤ接続用の第1の接続部とバンプ接続用の第2の接続部とを備える配線パタンと、
    第1の開口部と第2の開口部とを備え、前記第1の開口部により前記配線パタンの前記第1の接続部を露出し、かつ、前記第2の開口部により前記配線パタンの前記第2の接続部を露出するように、前記配線パタンおよび前記半導体チップの前記表面上に形成された保護膜と、を有し、
    前記半導体チップの前記表面は第1の領域と前記第1の領域を包囲する第2の領域とを備え、前記配線パタンの前記第1の接続部は前記第2の領域上に配置され、前記配線パタンの前記第2の接続部は前記第1の領域上に配置されることを特徴とする半導体装置。
  2. 前記半導体チップは4辺を備える矩形であり、
    前記配線パタンは複数形成され、
    前記複数の配線パタンの前記第1の接続部はそれぞれ、前記半導体チップの前記各辺に沿って配置されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記保護膜の前記第1の開口部と前記第2の開口部とは、互いに形状が異なることを特徴とする求項1または2に記載の半導体装置。
  4. 前記配線パタンの材料はアルミニウムであることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
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