JPH0778938A - 複合半導体装置及びその製造方法 - Google Patents
複合半導体装置及びその製造方法Info
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- JPH0778938A JPH0778938A JP5224378A JP22437893A JPH0778938A JP H0778938 A JPH0778938 A JP H0778938A JP 5224378 A JP5224378 A JP 5224378A JP 22437893 A JP22437893 A JP 22437893A JP H0778938 A JPH0778938 A JP H0778938A
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Abstract
(57)【要約】
【目的】 各半導体装置を１チップ上に集積してこれら
を統合化し、実質的な小型化・高集積化を図り、しかも
従来の複合半導体装置と比較して大幅な製造コストの削
減が実現でき、製品の品質の信頼性、及びその歩溜りを
大幅に向上させる。 【構成】 論理回路１１，ＣＰＵ１２，ＤＲＡＭ１３，
及びフラッシュメモリ１４の各半導体装置より構成し、
最も広い機能面を有する論理回路１１の機能面１１ａ上
に、他の各半導体装置であるＣＰＵ１２，ＤＲＡＭ１
３，及びフラッシュメモリ１４の機能面をハンダを用い
て貼り合わせて配線接続し、複合化（１チップ化）す
る。
を統合化し、実質的な小型化・高集積化を図り、しかも
従来の複合半導体装置と比較して大幅な製造コストの削
減が実現でき、製品の品質の信頼性、及びその歩溜りを
大幅に向上させる。 【構成】 論理回路１１，ＣＰＵ１２，ＤＲＡＭ１３，
及びフラッシュメモリ１４の各半導体装置より構成し、
最も広い機能面を有する論理回路１１の機能面１１ａ上
に、他の各半導体装置であるＣＰＵ１２，ＤＲＡＭ１
３，及びフラッシュメモリ１４の機能面をハンダを用い
て貼り合わせて配線接続し、複合化（１チップ化）す
る。
Description
【０００１】
【産業上の利用分野】本発明は、複数のベアチップの半
導体装置を配線基板等に搭載してなる複合半導体装置及
びその製造方法に関する。
導体装置を配線基板等に搭載してなる複合半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】近年、様々な電子機器のセットの高機能
化及び小型化が進行する中で、その対応策として、回路
基板の高集積実装化が要求されている。
化及び小型化が進行する中で、その対応策として、回路
基板の高集積実装化が要求されている。
【０００３】このことに対応して、回路基板に実装され
る半導体装置にも機能の集積化及び複合化が要求されて
いる。現在、例えば、マイコン，メモリ，ロジック等の
複数の半導体装置を回路基板上で組み合わせることによ
り実現されていた機能を１つの半導体装置で実現するこ
と（いわゆるシステム・オン・シリコン化）が望まれれ
ている。
る半導体装置にも機能の集積化及び複合化が要求されて
いる。現在、例えば、マイコン，メモリ，ロジック等の
複数の半導体装置を回路基板上で組み合わせることによ
り実現されていた機能を１つの半導体装置で実現するこ
と（いわゆるシステム・オン・シリコン化）が望まれれ
ている。
【０００４】従来の、複数の半導体装置を各々独立に回
路基板に実装した複数半導体装置の一例としては、図７
に示すように、プリント基板１１１と、このプリント基
板１１１に実装される半導体装置である論理回路１１
２，ＣＰＵ１１３，ＤＲＡＭ１１４，及びフラッシュメ
モリ１１５から構成されている複数半導体装置１０１が
ある。
路基板に実装した複数半導体装置の一例としては、図７
に示すように、プリント基板１１１と、このプリント基
板１１１に実装される半導体装置である論理回路１１
２，ＣＰＵ１１３，ＤＲＡＭ１１４，及びフラッシュメ
モリ１１５から構成されている複数半導体装置１０１が
ある。
【０００５】更に、システム・オン・シリコン化の要求
に対応したものとして、上記各半導体装置１１２〜１１
５を１チップ上に集積してこれらの機能を統合化する
と、図８に示すような複合半導体装置１０２が実現され
る。
に対応したものとして、上記各半導体装置１１２〜１１
５を１チップ上に集積してこれらの機能を統合化する
と、図８に示すような複合半導体装置１０２が実現され
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記各
半導体装置１１２〜１１５は、構造及び製造方法がそれ
ぞれ大きく異なるために、これらの機能を統合して１チ
ップ化を実現した複合半導体装置１０２は、構造及び製
造方法についても統合化せざるを得ない。その結果とし
て、上記各半導体装置１１２〜１１５のうちの１つにと
って必要な機能を実現するための製造工程が、他の各半
導体装置にとっては不必要である場合があるが、複数の
機能を統合して１チップ化するためには、他の各半導体
装置についてもこれらの製造工程が必要となる。即ち、
複合半導体装置１０２を作製する際には、最も製造工程
数の多い半導体装置の製造工程が必要となる。従って、
複数半導体装置１０１のように複数のチップを各々独立
に用いる場合と比較して、大幅な製造コストの増大を招
くという問題がある。
半導体装置１１２〜１１５は、構造及び製造方法がそれ
ぞれ大きく異なるために、これらの機能を統合して１チ
ップ化を実現した複合半導体装置１０２は、構造及び製
造方法についても統合化せざるを得ない。その結果とし
て、上記各半導体装置１１２〜１１５のうちの１つにと
って必要な機能を実現するための製造工程が、他の各半
導体装置にとっては不必要である場合があるが、複数の
機能を統合して１チップ化するためには、他の各半導体
装置についてもこれらの製造工程が必要となる。即ち、
複合半導体装置１０２を作製する際には、最も製造工程
数の多い半導体装置の製造工程が必要となる。従って、
複数半導体装置１０１のように複数のチップを各々独立
に用いる場合と比較して、大幅な製造コストの増大を招
くという問題がある。
【０００７】ここで、複数半導体装置１０１及び複合半
導体装置１０２の構成要素である上記各半導体装置１１
２〜１１５において、製造コストを決定する主な要素で
ある、各々の装置に組み込まれているトランジスタの種
別数、Ｐｏｌｙ−Ｓｉ層の数、Ａｌ層の数、機能面（半
導体素子が形成されている面）の面積、及び製造工程数
についての比較を表１及び表２に示す。
導体装置１０２の構成要素である上記各半導体装置１１
２〜１１５において、製造コストを決定する主な要素で
ある、各々の装置に組み込まれているトランジスタの種
別数、Ｐｏｌｙ−Ｓｉ層の数、Ａｌ層の数、機能面（半
導体素子が形成されている面）の面積、及び製造工程数
についての比較を表１及び表２に示す。
【０００８】
【表１】
【０００９】
【表２】
【００１０】なお、表１及び表２において、Ｔｒ種類
は、バイポーラ・トランジスタ（ＮＰＮ型やＰＮＰ
型），電界効果型トランジスタ（ＭＯＳＦＥＴ等）等の
トランジスタの種別数を示す。
は、バイポーラ・トランジスタ（ＮＰＮ型やＰＮＰ
型），電界効果型トランジスタ（ＭＯＳＦＥＴ等）等の
トランジスタの種別数を示す。
【００１１】上述の複数半導体装置１０１及び複合半導
体装置１０２の製造コストを決定する主な要素のうち、
最も重要なものは機能面の面積及び製造工程数である。
従って、この２つの要素を用いて複数半導体装置１０１
及び複合半導体装置１０２の製造コストを見積ると、機
能面の単位面積当りの製造コストをＹとして、複数半導
体装置１０１のトータルコストＴ１は、
体装置１０２の製造コストを決定する主な要素のうち、
最も重要なものは機能面の面積及び製造工程数である。
従って、この２つの要素を用いて複数半導体装置１０１
及び複合半導体装置１０２の製造コストを見積ると、機
能面の単位面積当りの製造コストをＹとして、複数半導
体装置１０１のトータルコストＴ１は、
【００１２】 Ｔ１＝Ｙ×（１００ａ＋１４０ｂ＋１５０ｃ＋１７０ｄ） ・・・（１）
【００１３】となる。また、複合半導体装置１０２のト
ータルコストＴ２は、
ータルコストＴ２は、
【００１４】 Ｔ２＝Ｙ×１７０（ａ＋ｂ＋ｃ＋ｄ） ・・・（２）
【００１５】と大きな値となる。しかも、実際には半導
体装置の複合化、高集積化に伴うコストが加わるので、
複合半導体装置１０２のトータルコストＴ２は、（２）
式で示す値以上のものとなる。従って、Ｔ２−Ｔ１よ
り、複合半導体装置１０２の製造コストは複数半導体装
置１０１のそれと比較して、（７０ａ＋３０ｂ＋２０
ｃ）以上増大する。
体装置の複合化、高集積化に伴うコストが加わるので、
複合半導体装置１０２のトータルコストＴ２は、（２）
式で示す値以上のものとなる。従って、Ｔ２−Ｔ１よ
り、複合半導体装置１０２の製造コストは複数半導体装
置１０１のそれと比較して、（７０ａ＋３０ｂ＋２０
ｃ）以上増大する。
【００１６】このように、各半導体装置を１チップ上に
集積してこれらの機能を統合化した従来の複合半導体装
置は、該各半導体装置を各々独立に回路基板に実装した
複数半導体装置と比較すると、小型化且つ高集積化（全
体の面積〜ａ＋ｂ＋ｃ＋ｄ）されているという利点に対
して、製造コストが大幅に増大するという深刻な欠点を
有するという問題がある。
集積してこれらの機能を統合化した従来の複合半導体装
置は、該各半導体装置を各々独立に回路基板に実装した
複数半導体装置と比較すると、小型化且つ高集積化（全
体の面積〜ａ＋ｂ＋ｃ＋ｄ）されているという利点に対
して、製造コストが大幅に増大するという深刻な欠点を
有するという問題がある。
【００１７】本発明は、上述の課題に鑑みてなされたも
のであり、その目的とするところは、各半導体装置を１
チップ上に集積してこれらを統合化し、実質的な小型化
・高集積化を図ることが可能となり、しかも従来の複合
半導体装置と比較して大幅な製造コストの削減が実現で
き、製品の品質の信頼性、及びその歩溜りを大幅に向上
させることが可能となる複合半導体装置及びその製造方
法を提供することにある。
のであり、その目的とするところは、各半導体装置を１
チップ上に集積してこれらを統合化し、実質的な小型化
・高集積化を図ることが可能となり、しかも従来の複合
半導体装置と比較して大幅な製造コストの削減が実現で
き、製品の品質の信頼性、及びその歩溜りを大幅に向上
させることが可能となる複合半導体装置及びその製造方
法を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、少なくとも２
つ以上の異なる属性を有する複数の半導体装置を、ベア
チップのまま貼り合わせ、配線を接続して構成する。
つ以上の異なる属性を有する複数の半導体装置を、ベア
チップのまま貼り合わせ、配線を接続して構成する。
【００１９】この場合、上記属性とは回路機能，製造工
程，又は構造のことである。
程，又は構造のことである。
【００２０】また、上記複数のベアチップの半導体装置
のうち、最大の大きさを有する半導体装置の機能面上に
該ベアチップと同じ大きさ、またはより小さな大きさの
半導体装置を少なくとも１つ以上貼り合わせて構成して
もよい。
のうち、最大の大きさを有する半導体装置の機能面上に
該ベアチップと同じ大きさ、またはより小さな大きさの
半導体装置を少なくとも１つ以上貼り合わせて構成して
もよい。
【００２１】この場合、上記最大の大きさを有する半導
体装置の機能面と他の各半導体装置の機能面とを相対向
して貼り合わせて構成してもよい。
体装置の機能面と他の各半導体装置の機能面とを相対向
して貼り合わせて構成してもよい。
【００２２】更にこの場合、上記最大の大きさを有する
半導体装置の機能面上及び上記他の各半導体装置の機能
面上に配線接続部を設け、該配線接続部同士を電気的に
接続して構成してもよい。
半導体装置の機能面上及び上記他の各半導体装置の機能
面上に配線接続部を設け、該配線接続部同士を電気的に
接続して構成してもよい。
【００２３】また、上記複数のベアチップの半導体装置
のうち、上記最大の大きさを有する半導体装置の機能面
と上記他の各半導体装置の非機能面とを相対向して貼り
合わせて構成してもよい。
のうち、上記最大の大きさを有する半導体装置の機能面
と上記他の各半導体装置の非機能面とを相対向して貼り
合わせて構成してもよい。
【００２４】この場合、上記最大の大きさを有する半導
体装置の機能面と上記他の各半導体装置の非機能面とを
相対向して貼り合わせた後に、上記最大の大きさを有す
る半導体装置の機能面上及び上記他の各半導体装置の機
能面上に設けられた配線接続部同士を電気的に接続して
構成してもよい。
体装置の機能面と上記他の各半導体装置の非機能面とを
相対向して貼り合わせた後に、上記最大の大きさを有す
る半導体装置の機能面上及び上記他の各半導体装置の機
能面上に設けられた配線接続部同士を電気的に接続して
構成してもよい。
【００２５】また、本発明は、少なくとも２つ以上の異
なる属性を有する複数のベアチップの半導体装置のう
ち、最大の大きさを有する半導体装置の機能面上に該半
導体装置と同じ大きさ、またはより小さな大きさの半導
体装置を少なくとも１つ以上貼り合わせて形成する。
なる属性を有する複数のベアチップの半導体装置のう
ち、最大の大きさを有する半導体装置の機能面上に該半
導体装置と同じ大きさ、またはより小さな大きさの半導
体装置を少なくとも１つ以上貼り合わせて形成する。
【００２６】この場合、上記最大の大きさを有する半導
体装置の機能面と他の各半導体装置の機能面とを相対向
して貼り合わせて形成してもよい。
体装置の機能面と他の各半導体装置の機能面とを相対向
して貼り合わせて形成してもよい。
【００２７】また、この場合、上記複数のベアチップの
半導体装置のうち、上記最大の大きさを有する半導体装
置の機能面と上記他の各半導体装置の非機能面とを相対
向して貼り合わせて形成してもよい。
半導体装置のうち、上記最大の大きさを有する半導体装
置の機能面と上記他の各半導体装置の非機能面とを相対
向して貼り合わせて形成してもよい。
【００２８】更に、上記最大の大きさを有する半導体装
置の機能面上及び上記他の各半導体装置の機能面上に配
線接続部を設け、該配線接続部同士をハンダバンプ法に
より電気的に接続して形成してもよい。
置の機能面上及び上記他の各半導体装置の機能面上に配
線接続部を設け、該配線接続部同士をハンダバンプ法に
より電気的に接続して形成してもよい。
【００２９】また更に、上記最大の大きさを有する半導
体装置の機能面と上記他の各半導体装置の非機能面とを
相対向して貼り合わせた後に、上記ベアチップの機能面
上及び他の上記ベアチップの機能面上に設けられた配線
接続部同士をワイヤボンディング法により電気的に接続
して形成してもよい。
体装置の機能面と上記他の各半導体装置の非機能面とを
相対向して貼り合わせた後に、上記ベアチップの機能面
上及び他の上記ベアチップの機能面上に設けられた配線
接続部同士をワイヤボンディング法により電気的に接続
して形成してもよい。
【００３０】
【作用】本発明に係る複合半導体装置及びその製造方法
においては、少なくとも２つ以上の異なる属性（回路機
能，製造工程及び構造）を有する複数のベアチップの半
導体装置のうち、最大の大きさを有する上記半導体装置
の機能面上に該半導体装置と同じ大きさ、またはより小
さな大きさの半導体装置を少なくとも１つ以上貼り合わ
せて作製するものであるので、上記属性の異なる複数の
半導体装置を、そのうちの最大の大きさを有する上記半
導体装置のスペースに実装した場合とほぼ等価の小型化
及び高集積化が可能となる。
においては、少なくとも２つ以上の異なる属性（回路機
能，製造工程及び構造）を有する複数のベアチップの半
導体装置のうち、最大の大きさを有する上記半導体装置
の機能面上に該半導体装置と同じ大きさ、またはより小
さな大きさの半導体装置を少なくとも１つ以上貼り合わ
せて作製するものであるので、上記属性の異なる複数の
半導体装置を、そのうちの最大の大きさを有する上記半
導体装置のスペースに実装した場合とほぼ等価の小型化
及び高集積化が可能となる。
【００３１】また、本発明に係る複合半導体装置及びそ
の製造方法においては、回路基板上で上記属性の異なる
複数の半導体装置を同時に作製して１チップ化するのと
異なり、これらの半導体装置を作製した後に貼り合わせ
て配線接続して１チップ化するので、上記半導体装置を
作製する際の製造工程がそれぞれ独立している。従っ
て、製造工程数がその最も多い半導体装置に依存して全
製造工程数が増大するようなことがなく、製造工程数を
最小限に抑えることが可能となる。
の製造方法においては、回路基板上で上記属性の異なる
複数の半導体装置を同時に作製して１チップ化するのと
異なり、これらの半導体装置を作製した後に貼り合わせ
て配線接続して１チップ化するので、上記半導体装置を
作製する際の製造工程がそれぞれ独立している。従っ
て、製造工程数がその最も多い半導体装置に依存して全
製造工程数が増大するようなことがなく、製造工程数を
最小限に抑えることが可能となる。
【００３２】
【実施例】以下、本発明に係る複合半導体装置及びその
製造方法の実施例を図１〜図６を参照しながら説明す
る。
製造方法の実施例を図１〜図６を参照しながら説明す
る。
【００３３】上記実施例に係る複合半導体装置１は、図
１及び図２に示すように、上記表１に示す各特徴を有す
るベアチップである論理回路１１，ＣＰＵ１２，ＤＲＡ
Ｍ１３，及びフラッシュメモリ１４の各半導体装置から
構成されている。
１及び図２に示すように、上記表１に示す各特徴を有す
るベアチップである論理回路１１，ＣＰＵ１２，ＤＲＡ
Ｍ１３，及びフラッシュメモリ１４の各半導体装置から
構成されている。
【００３４】上記実施例に係る複合半導体装置１の製造
方法では、図３に示すように、上記各半導体装置１１〜
１４のうちで最も広い機能面（半導体素子が形成されて
いる面）を有する論理回路１１の機能面１１ａ上に、他
の各半導体装置であるＣＰＵ１２，ＤＲＡＭ１３，及び
フラッシュメモリ１４の機能面１２ａ，１３ａ，１４ａ
（図示の例ではＣＰＵ１２の機能面１２ａ）をハンダ１
５を用いて貼り合わせて配線接続し、複合化（１チップ
化）して作製する。
方法では、図３に示すように、上記各半導体装置１１〜
１４のうちで最も広い機能面（半導体素子が形成されて
いる面）を有する論理回路１１の機能面１１ａ上に、他
の各半導体装置であるＣＰＵ１２，ＤＲＡＭ１３，及び
フラッシュメモリ１４の機能面１２ａ，１３ａ，１４ａ
（図示の例ではＣＰＵ１２の機能面１２ａ）をハンダ１
５を用いて貼り合わせて配線接続し、複合化（１チップ
化）して作製する。
【００３５】この場合、上記配線接続の手段としては、
いわゆるハンダバンプ法を用いる。即ち、先ず、図４に
示すように、論理回路１１の機能面１１ａ上の配線接続
部１１ｂに形成されている金属多層膜のパッド１１ｃ
に、ハンダ１５をバンプ（金属突起）状に形成する。そ
の後、図５に示すように、他の各半導体装置１２〜１４
を、その各機能面１２ａ〜１４ａ上の各配線接続部１２
ｂ〜１４ｂに形成されている金属多層膜の各パッド１２
ｃ〜１４ｃに上記バンプ状のハンダ１５に接触させるよ
うに載置し、この接触部近傍を加熱してハンダ１５を溶
解させて固定する。なお、図中では上記半導体装置１２
〜１４のうち、ＣＰＵ１２のみを示す。
いわゆるハンダバンプ法を用いる。即ち、先ず、図４に
示すように、論理回路１１の機能面１１ａ上の配線接続
部１１ｂに形成されている金属多層膜のパッド１１ｃ
に、ハンダ１５をバンプ（金属突起）状に形成する。そ
の後、図５に示すように、他の各半導体装置１２〜１４
を、その各機能面１２ａ〜１４ａ上の各配線接続部１２
ｂ〜１４ｂに形成されている金属多層膜の各パッド１２
ｃ〜１４ｃに上記バンプ状のハンダ１５に接触させるよ
うに載置し、この接触部近傍を加熱してハンダ１５を溶
解させて固定する。なお、図中では上記半導体装置１２
〜１４のうち、ＣＰＵ１２のみを示す。
【００３６】上述の如く作製された複合半導体装置１
は、１チップ化された１つの半導体装置として、必要に
応じてモールドパッケージ等に組み立てられるか、或は
そのまま回路基板に実装接続される。
は、１チップ化された１つの半導体装置として、必要に
応じてモールドパッケージ等に組み立てられるか、或は
そのまま回路基板に実装接続される。
【００３７】上記実施例に係る複合半導体装置及びその
製造方法においては、上述の如く、属性（回路機能，製
造工程及び構造）が各々相異なる複数のベアチップの半
導体装置１１〜１４のうち、最大の大きさを有する論理
回路１１の機能面１１ａ上に該論理回路１１より小さな
大きさを有する半導体装置１２〜１４の機能面１２ａ〜
１４ａを貼り合わせ配線接続して作製するものであるの
で、上記半導体装置１１〜１４を、そのうちの最大の大
きさを有する論理回路１１の機能面１１ａのスペースに
実装した場合とほぼ等価の小型化及び高集積化が可能と
なる。
製造方法においては、上述の如く、属性（回路機能，製
造工程及び構造）が各々相異なる複数のベアチップの半
導体装置１１〜１４のうち、最大の大きさを有する論理
回路１１の機能面１１ａ上に該論理回路１１より小さな
大きさを有する半導体装置１２〜１４の機能面１２ａ〜
１４ａを貼り合わせ配線接続して作製するものであるの
で、上記半導体装置１１〜１４を、そのうちの最大の大
きさを有する論理回路１１の機能面１１ａのスペースに
実装した場合とほぼ等価の小型化及び高集積化が可能と
なる。
【００３８】従って、複数の上記属性を有する半導体装
置を統合して１チップ化する際に、それらの実装面積を
大幅に縮小することが可能となる。
置を統合して１チップ化する際に、それらの実装面積を
大幅に縮小することが可能となる。
【００３９】また、上記実施例に係る複合半導体装置及
びその製造方法においては、回路基板上で上記属性の異
なる複数の半導体装置を同時に作製して１チップ化する
のと異なり、各半導体装置１１〜１４を作製した後に貼
り合わせて配線接続して１チップ化するので、各半導体
装置１１〜１４を作製する際の製造工程がそれぞれ独立
している。従って、製造工程数がその最も多いフラッシ
ュメモリ１４に依存して全製造工程数が増大するような
ことがなく、製造工程数を最小限に抑えることが可能と
なる。
びその製造方法においては、回路基板上で上記属性の異
なる複数の半導体装置を同時に作製して１チップ化する
のと異なり、各半導体装置１１〜１４を作製した後に貼
り合わせて配線接続して１チップ化するので、各半導体
装置１１〜１４を作製する際の製造工程がそれぞれ独立
している。従って、製造工程数がその最も多いフラッシ
ュメモリ１４に依存して全製造工程数が増大するような
ことがなく、製造工程数を最小限に抑えることが可能と
なる。
【００４０】従って、回路基板上で上記各半導体装置１
１〜１４を組み合わせて作製する場合と同等の製造コス
トで１チップ化が可能となることになる。
１〜１４を組み合わせて作製する場合と同等の製造コス
トで１チップ化が可能となることになる。
【００４１】次に、上記実施例の変形例を、図６を参照
しながら説明する。なお、図１〜図４と対応するものに
ついては同符号を記す。
しながら説明する。なお、図１〜図４と対応するものに
ついては同符号を記す。
【００４２】この変形例は、上記実施例とほぼ同様の構
成を有するが、図６に示すように、論理回路１１に他の
半導体装置１２〜１４を貼り合わせる際に、論理回路１
１の機能面１１ａ上に他の半導体装置１２〜１４の非機
能面１２ｄ〜１４ｄを貼り合わせた後、論理回路１１の
配線接続部１１ｂと他の半導体装置１２〜１４の配線接
続部１２ｂ〜１４ｂとを、いわゆるワイヤボンディング
法を用いて配線接続する点で異なる。
成を有するが、図６に示すように、論理回路１１に他の
半導体装置１２〜１４を貼り合わせる際に、論理回路１
１の機能面１１ａ上に他の半導体装置１２〜１４の非機
能面１２ｄ〜１４ｄを貼り合わせた後、論理回路１１の
配線接続部１１ｂと他の半導体装置１２〜１４の配線接
続部１２ｂ〜１４ｂとを、いわゆるワイヤボンディング
法を用いて配線接続する点で異なる。
【００４３】即ち、先ず論理回路１１の機能面１１ａ上
に他の半導体装置１２〜１４の非機能面１２ｄ〜１４ｄ
を接着剤を用いて貼り合わせる。その後、論理回路１１
の配線接続部１１ｂと他の半導体装置１２〜１４の配線
接続部１２ｂ〜１４ｂとを、導伝率の高い金または銅を
材料とする導線１６をハンダ付けすることで配線接続す
る。なお、図中では上記半導体装置１２〜１４のうち、
ＣＰＵ１２のみを示す。
に他の半導体装置１２〜１４の非機能面１２ｄ〜１４ｄ
を接着剤を用いて貼り合わせる。その後、論理回路１１
の配線接続部１１ｂと他の半導体装置１２〜１４の配線
接続部１２ｂ〜１４ｂとを、導伝率の高い金または銅を
材料とする導線１６をハンダ付けすることで配線接続す
る。なお、図中では上記半導体装置１２〜１４のうち、
ＣＰＵ１２のみを示す。
【００４４】上記変形例に係る複合半導体装置及びその
製造方法においては、上述の如く、属性（回路機能，製
造工程及び構造）が各々相異なる複数のベアチップの半
導体装置１１〜１４のうち、最大の大きさを有する論理
回路１１の機能面１１ａ上に該論理回路１１より小さな
大きさを有する半導体装置１２〜１４の非機能面１２ｄ
〜１４ｄを貼り合わせ配線接続して作製するものである
ので、上記半導体装置１１〜１４を、そのうちの最大の
大きさを有する論理回路１１の機能面１１ａのスペース
に実装した場合とほぼ等価の小型化及び高集積化が可能
となる。
製造方法においては、上述の如く、属性（回路機能，製
造工程及び構造）が各々相異なる複数のベアチップの半
導体装置１１〜１４のうち、最大の大きさを有する論理
回路１１の機能面１１ａ上に該論理回路１１より小さな
大きさを有する半導体装置１２〜１４の非機能面１２ｄ
〜１４ｄを貼り合わせ配線接続して作製するものである
ので、上記半導体装置１１〜１４を、そのうちの最大の
大きさを有する論理回路１１の機能面１１ａのスペース
に実装した場合とほぼ等価の小型化及び高集積化が可能
となる。
【００４５】従って、上記実施例と同様に、複数の上記
属性を有する半導体装置を統合して１チップ化する際
に、それらの実装面積を大幅に縮小することが可能とな
る。
属性を有する半導体装置を統合して１チップ化する際
に、それらの実装面積を大幅に縮小することが可能とな
る。
【００４６】また、上記変形例に係る複合半導体装置及
びその製造方法においては、回路基板上で上記属性の異
なる複数の半導体装置を同時に作製して１チップ化する
のと異なり、各半導体装置１１〜１４を作製した後に貼
り合わせて配線接続して１チップ化するので、各半導体
装置１１〜１４を作製する際の製造工程がそれぞれ独立
している。従って、製造工程数がその最も多いフラッシ
ュメモリ１４に依存して全製造工程数が増大するような
ことがなく、製造工程数を最小限に抑えることが可能と
なる。
びその製造方法においては、回路基板上で上記属性の異
なる複数の半導体装置を同時に作製して１チップ化する
のと異なり、各半導体装置１１〜１４を作製した後に貼
り合わせて配線接続して１チップ化するので、各半導体
装置１１〜１４を作製する際の製造工程がそれぞれ独立
している。従って、製造工程数がその最も多いフラッシ
ュメモリ１４に依存して全製造工程数が増大するような
ことがなく、製造工程数を最小限に抑えることが可能と
なる。
【００４７】従って、上記実施例と同様に、回路基板上
で上記各半導体装置１１〜１４を組み合わせて作製する
場合と同等の製造コストで１チップ化が可能となること
になる。
で上記各半導体装置１１〜１４を組み合わせて作製する
場合と同等の製造コストで１チップ化が可能となること
になる。
【００４８】なお、本発明に係る複合半導体装置及びそ
の製造方法は、上記実施例及びその変形例に限定される
ものではなく、属性（機能，製造工程及び構造）の異な
る様々な半導体装置を適用することが可能である。
の製造方法は、上記実施例及びその変形例に限定される
ものではなく、属性（機能，製造工程及び構造）の異な
る様々な半導体装置を適用することが可能である。
【００４９】
【発明の効果】本発明に係る複合半導体装置によれば、
少なくとも２つ以上の異なる属性（機能，製造工程及び
構造）を有する複数の半導体装置を、ベアチップのまま
貼り合わせ、配線を接続して構成したので、各半導体装
置を１チップ上に集積してこれらを統合化し、実質的な
小型化・高集積化を図ることが可能となり、しかも従来
の複合半導体装置と比較して大幅な製造コストの削減が
実現でき、製品の品質の信頼性、及びその歩溜りを大幅
に向上させることが可能となる。
少なくとも２つ以上の異なる属性（機能，製造工程及び
構造）を有する複数の半導体装置を、ベアチップのまま
貼り合わせ、配線を接続して構成したので、各半導体装
置を１チップ上に集積してこれらを統合化し、実質的な
小型化・高集積化を図ることが可能となり、しかも従来
の複合半導体装置と比較して大幅な製造コストの削減が
実現でき、製品の品質の信頼性、及びその歩溜りを大幅
に向上させることが可能となる。
【００５０】本発明に係る複合半導体装置の製造方法に
よれば、少なくとも２つ以上の異なる属性を有する複数
のベアチップの半導体装置のうち、最大の大きさを有す
る上記半導体装置の機能面上に該半導体装置と同じ大き
さ、またはより小さな大きさの半導体装置を少なくとも
１つ以上貼り合わせて形成するので、各半導体装置を１
チップ上に集積してこれらを統合化し、実質的な小型化
・高集積化を図ることが可能となり、しかも従来の複合
半導体装置と比較して大幅な製造コストの削減が実現で
き、製品の品質の信頼性、及びその歩溜りを大幅に向上
させることが可能となる。
よれば、少なくとも２つ以上の異なる属性を有する複数
のベアチップの半導体装置のうち、最大の大きさを有す
る上記半導体装置の機能面上に該半導体装置と同じ大き
さ、またはより小さな大きさの半導体装置を少なくとも
１つ以上貼り合わせて形成するので、各半導体装置を１
チップ上に集積してこれらを統合化し、実質的な小型化
・高集積化を図ることが可能となり、しかも従来の複合
半導体装置と比較して大幅な製造コストの削減が実現で
き、製品の品質の信頼性、及びその歩溜りを大幅に向上
させることが可能となる。
【図１】本実施例に係る複合半導体装置を模式的に示す
平面図である。
平面図である。
【図２】上記実施例に係る複合半導体装置を模式的に示
す断面図である。
す断面図である。
【図３】上記実施例に係る複合半導体装置の配線接続の
様子を模式的に示す断面図である。
様子を模式的に示す断面図である。
【図４】上記実施例に係る複合半導体装置の構成要素で
ある論理回路の配線接続部を模式的に示す断面図であ
る。
ある論理回路の配線接続部を模式的に示す断面図であ
る。
【図５】上記実施例に係る複合半導体装置の構成要素で
ある論理回路及びＣＰＵの各配線接続部をハンダバンプ
法を用いて接続する様子を模式的に示す断面図である。
ある論理回路及びＣＰＵの各配線接続部をハンダバンプ
法を用いて接続する様子を模式的に示す断面図である。
【図６】上記実施例に係る複合半導体装置の構成要素で
ある論理回路及びＣＰＵの各配線接続部をワイヤボンデ
ィング法を用いて接続する様子を模式的に示す断面図で
ある。
ある論理回路及びＣＰＵの各配線接続部をワイヤボンデ
ィング法を用いて接続する様子を模式的に示す断面図で
ある。
【図７】従来例に係る、複数の半導体装置を回路基板に
各々独立に実装した複数半導体装置模式的に示す平面図
である。
各々独立に実装した複数半導体装置模式的に示す平面図
である。
【図８】従来例に係る、複数の半導体装置を１チップ上
に集積して統合化した複合半導体装置模式的に示す平面
図である。
に集積して統合化した複合半導体装置模式的に示す平面
図である。
１・・・複合半導体装置 １１・・・論理回路 １２・・・ＣＰＵ １３・・・ＤＲＡＭ １４・・・フラッシュメモリ １５・・・ハンダ １６・・・導線
Claims (14)
- 【請求項１】 少なくとも２つ以上の異なる属性を有す
る複数の半導体装置が、ベアチップのまま貼り合わせら
れ、配線が接続されて成ることを特徴とする複合半導体
装置。 - 【請求項２】 上記属性が回路機能であることを特徴と
する請求項１記載の複合半導体装置。 - 【請求項３】 上記属性が製造工程であることを特徴と
する請求項１記載の複合半導体装置。 - 【請求項４】 上記属性が構造であることを特徴とする
請求項１記載の複合半導体装置。 - 【請求項５】 上記複数のベアチップの半導体装置のう
ち、最大の大きさを有する半導体装置の機能面上に該半
導体装置と同じ大きさ、またはより小さな大きさの半導
体装置が少なくとも１つ以上貼り合わせられて成ること
を特徴とする請求項１，２，３又は４記載の複合半導体
装置。 - 【請求項６】 上記最大の大きさを有する半導体装置の
機能面と他の各半導体装置の機能面とが相対向して貼り
合わせられて成ることを特徴とする請求項１，２，３，
４又は５記載の複合半導体装置。 - 【請求項７】 上記最大の大きさを有する半導体装置の
機能面上及び上記他の各半導体装置の機能面上に配線接
続部が設けられ、該配線接続部同士が電気的に接続され
て成ることを特徴とする請求項５又は６記載の複合半導
体装置。 - 【請求項８】 上記複数のベアチップの半導体装置のう
ち、上記最大の大きさを有する半導体装置の機能面と上
記他の各半導体装置の非機能面とが相対向して貼り合わ
せられて成ることを特徴とする請求項１，２，３，４又
は５記載の複合半導体装置。 - 【請求項９】 上記最大の大きさを有する半導体装置の
機能面と上記他の各半導体装置の非機能面とが相対向し
て貼り合わせられた後に、上記最大の大きさを有する半
導体装置の機能面上及び上記他の各半導体装置の機能面
上に各々設けられた配線接続部同士が電気的に接続され
て成ることを特徴とする請求項８記載の複合半導体装
置。 - 【請求項１０】 少なくとも２つ以上の異なる属性を有
する複数のベアチップの半導体装置のうち、最大の大き
さを有する半導体装置の機能面上に該半導体装置と同じ
大きさ、またはより小さな大きさの半導体装置を少なく
とも１つ以上貼り合わせて形成することを特徴とする複
合半導体装置の製造方法。 - 【請求項１１】 上記最大の大きさを有する半導体装置
の機能面と他の各半導体装置の機能面とを相対向して貼
り合わせて形成することを特徴とする請求項１０記載の
複合半導体装置の製造方法。 - 【請求項１２】 上記複数のベアチップの半導体装置の
うち、上記最大の大きさを有する半導体装置の機能面と
上記他の各半導体装置の非機能面とを相対向して貼り合
わせて形成することを特徴とする請求項１０記載の複合
半導体装置の製造方法。 - 【請求項１３】 上記最大の大きさを有する半導体装置
の機能面上及び上記他の各半導体装置の機能面上に各々
配線接続部を設け、該配線接続部同士をハンダバンプ法
により電気的に接続して形成することを特徴とする請求
項１０又は１１記載の複合半導体装置の製造方法。 - 【請求項１４】 上記最大の大きさを有する半導体装置
の機能面と上記他の各半導体装置の非機能面とを相対向
して貼り合わせた後に、上記最大の大きさを有する半導
体装置の機能面上及び上記他の各半導体装置の機能面上
に各々設けられた配線接続部同士をワイヤボンディング
法により電気的に接続して形成することを特徴とする請
求項１０又は１２記載の複合半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22437893A JP3227930B2 (ja) | 1993-09-09 | 1993-09-09 | 複合半導体装置及びその製造方法 |
| KR1019940021963A KR950010044A (ko) | 1993-09-09 | 1994-09-01 | 복합반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22437893A JP3227930B2 (ja) | 1993-09-09 | 1993-09-09 | 複合半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778938A true JPH0778938A (ja) | 1995-03-20 |
| JP3227930B2 JP3227930B2 (ja) | 2001-11-12 |
Family
ID=16812821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22437893A Expired - Lifetime JP3227930B2 (ja) | 1993-09-09 | 1993-09-09 | 複合半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3227930B2 (ja) |
| KR (1) | KR950010044A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999044236A1 (en) * | 1998-02-27 | 1999-09-02 | Seiko Epson Corporation | Method of manufacturing three-dimensional device |
| WO1999045593A1 (en) * | 1998-03-02 | 1999-09-10 | Seiko Epson Corporation | Three-dimensional device |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2008072135A (ja) * | 2007-10-22 | 2008-03-27 | Toshiba Corp | 半導体集積回路装置 |
-
1993
- 1993-09-09 JP JP22437893A patent/JP3227930B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-01 KR KR1019940021963A patent/KR950010044A/ko active Search and Examination
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999044236A1 (en) * | 1998-02-27 | 1999-09-02 | Seiko Epson Corporation | Method of manufacturing three-dimensional device |
| US6627518B1 (en) | 1998-02-27 | 2003-09-30 | Seiko Epson Corporation | Method for making three-dimensional device |
| WO1999045593A1 (en) * | 1998-03-02 | 1999-09-10 | Seiko Epson Corporation | Three-dimensional device |
| US6846703B2 (en) | 1998-03-02 | 2005-01-25 | Seiko Epson Corporation | Three-dimensional device |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2008072135A (ja) * | 2007-10-22 | 2008-03-27 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3227930B2 (ja) | 2001-11-12 |
| KR950010044A (ko) | 1995-04-26 |
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