JP3227930B2 - 複合半導体装置及びその製造方法 - Google Patents
複合半導体装置及びその製造方法Info
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
【０００１】
【産業上の利用分野】本発明は、複数のベアチップの半
導体装置を配線基板等に搭載してなる複合半導体装置及
びその製造方法に関する。
導体装置を配線基板等に搭載してなる複合半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】近年、様々な電子機器のセットの高機能
化及び小型化が進行する中で、その対応策として、回路
基板の高集積実装化が要求されている。
化及び小型化が進行する中で、その対応策として、回路
基板の高集積実装化が要求されている。
【０００３】このことに対応して、回路基板に実装され
る半導体装置にも機能の集積化及び複合化が要求されて
いる。現在、例えば、マイコン、メモリ、ロジック等の
複数の半導体装置を回路基板上で組み合わせることによ
り実現されていた機能を１つの半導体装置で実現するこ
と、いわゆるシステム・オン・シリコン化が望まれれて
いる。
る半導体装置にも機能の集積化及び複合化が要求されて
いる。現在、例えば、マイコン、メモリ、ロジック等の
複数の半導体装置を回路基板上で組み合わせることによ
り実現されていた機能を１つの半導体装置で実現するこ
と、いわゆるシステム・オン・シリコン化が望まれれて
いる。
【０００４】従来の、複数の半導体装置を各々独立に回
路基板に実装した複数半導体装置の一例としては、図７
に示すように、プリント基板１１１と、このプリント基
板１１１に実装される半導体装置である論理回路１１
２、ＣＰＵ１１３、ＤＲＡＭ１１４及びフラッシュメモ
リ１１５から構成されている複数半導体装置１０１があ
る。
路基板に実装した複数半導体装置の一例としては、図７
に示すように、プリント基板１１１と、このプリント基
板１１１に実装される半導体装置である論理回路１１
２、ＣＰＵ１１３、ＤＲＡＭ１１４及びフラッシュメモ
リ１１５から構成されている複数半導体装置１０１があ
る。
【０００５】更に、システム・オン・シリコン化の要求
に対応したものとして、各半導体装置１１２〜１１５を
１チップ上に集積してこれらの機能を統合化すると、図
８に示すような複合半導体装置１０２が実現される。
に対応したものとして、各半導体装置１１２〜１１５を
１チップ上に集積してこれらの機能を統合化すると、図
８に示すような複合半導体装置１０２が実現される。
【０００６】
【発明が解決しようとする課題】上記各半導体装置１１
２〜１１５は、構造及び製造方法がそれぞれ大きく異な
るために、これらの機能を統合して１チップ化を実現し
た複合半導体装置１０２は、構造及び製造方法について
も統合化せざるを得ない。その結果として、各半導体装
置１１２〜１１５のうちの１つにとって必要な機能を実
現するための製造工程が、他の各半導体装置にとっては
不必要である場合があるが、複数の機能を統合して１チ
ップ化するためには、他の各半導体装置についてもこれ
らの製造工程が必要となる。即ち、複合半導体装置１０
２を作製する際には、最も製造工程数の多い半導体装置
の製造工程が必要となる。従って、複数半導体装置１０
１のように複数のチップを各々独立に用いる場合と比較
して、大幅な製造コストの増大を招くという問題があ
る。
２〜１１５は、構造及び製造方法がそれぞれ大きく異な
るために、これらの機能を統合して１チップ化を実現し
た複合半導体装置１０２は、構造及び製造方法について
も統合化せざるを得ない。その結果として、各半導体装
置１１２〜１１５のうちの１つにとって必要な機能を実
現するための製造工程が、他の各半導体装置にとっては
不必要である場合があるが、複数の機能を統合して１チ
ップ化するためには、他の各半導体装置についてもこれ
らの製造工程が必要となる。即ち、複合半導体装置１０
２を作製する際には、最も製造工程数の多い半導体装置
の製造工程が必要となる。従って、複数半導体装置１０
１のように複数のチップを各々独立に用いる場合と比較
して、大幅な製造コストの増大を招くという問題があ
る。
【０００７】ここで、複数半導体装置１０１及び複合半
導体装置１０２の構成要素である各半導体装置１１２〜
１１５において、製造コストを決定する主な要素であ
る、各々の装置に組み込まれているトランジスタの種別
数、Ｐｏｌｙ−Ｓｉ層の数、Ａｌ層の数、機能面、すな
わち半導体素子が形成されている面の面積及び製造工程
数についての比較を表１及び表２に示す。
導体装置１０２の構成要素である各半導体装置１１２〜
１１５において、製造コストを決定する主な要素であ
る、各々の装置に組み込まれているトランジスタの種別
数、Ｐｏｌｙ−Ｓｉ層の数、Ａｌ層の数、機能面、すな
わち半導体素子が形成されている面の面積及び製造工程
数についての比較を表１及び表２に示す。
【０００８】
【表１】
【０００９】
【表２】 なお、表１及び表２において、Ｔｒ種類は、バイポーラ
・トランジスタ（ＮＰＮ型やＰＮＰ型），電界効果型ト
ランジスタ（ＭＯＳＦＥＴ等）等のトランジスタの種別
数を示す。
・トランジスタ（ＮＰＮ型やＰＮＰ型），電界効果型ト
ランジスタ（ＭＯＳＦＥＴ等）等のトランジスタの種別
数を示す。
【００１０】上述の複数半導体装置１０１及び複合半導
体装置１０２の製造コストを決定する主な要素のうち、
最も重要なものは機能面の面積及び製造工程数である。
従って、この２つの要素を用いて複数半導体装置１０１
及び複合半導体装置１０２の製造コストを見積ると、機
能面の単位面積当りの製造コストをＹとして、複数半導
体装置１０１のトータルコストＴ１は、 Ｔ１＝Ｙ×（１００ａ＋１４０ｂ＋１５０ｃ＋１７０ｄ） ・・・（１） となる。また、複合半導体装置１０２のトータルコスト
Ｔ２は、 Ｔ２＝Ｙ×１７０（ａ＋ｂ＋ｃ＋ｄ） ・・・（２） と大きな値となる。しかも、実際には半導体装置の複合
化、高集積化に伴うコストが加わるので、複合半導体装
置１０２のトータルコストＴ２は、（２）式で示す値以
上のものとなる。従って、Ｔ２−Ｔ１より、複合半導体
装置１０２の製造コストは複数半導体装置１０１のそれ
と比較して、（７０ａ＋３０ｂ＋２０ｃ）以上増大す
る。
体装置１０２の製造コストを決定する主な要素のうち、
最も重要なものは機能面の面積及び製造工程数である。
従って、この２つの要素を用いて複数半導体装置１０１
及び複合半導体装置１０２の製造コストを見積ると、機
能面の単位面積当りの製造コストをＹとして、複数半導
体装置１０１のトータルコストＴ１は、 Ｔ１＝Ｙ×（１００ａ＋１４０ｂ＋１５０ｃ＋１７０ｄ） ・・・（１） となる。また、複合半導体装置１０２のトータルコスト
Ｔ２は、 Ｔ２＝Ｙ×１７０（ａ＋ｂ＋ｃ＋ｄ） ・・・（２） と大きな値となる。しかも、実際には半導体装置の複合
化、高集積化に伴うコストが加わるので、複合半導体装
置１０２のトータルコストＴ２は、（２）式で示す値以
上のものとなる。従って、Ｔ２−Ｔ１より、複合半導体
装置１０２の製造コストは複数半導体装置１０１のそれ
と比較して、（７０ａ＋３０ｂ＋２０ｃ）以上増大す
る。
【００１１】このように、各半導体装置を１チップ上に
集積してこれらの機能を統合化した従来の複合半導体装
置は、該各半導体装置を各々独立に回路基板に実装した
複数半導体装置と比較すると、小型化且つ高集積化（全
体の面積〜ａ＋ｂ＋ｃ＋ｄ）されているという利点に対
して、製造コストが大幅に増大するという深刻な欠点を
有するという問題がある。
集積してこれらの機能を統合化した従来の複合半導体装
置は、該各半導体装置を各々独立に回路基板に実装した
複数半導体装置と比較すると、小型化且つ高集積化（全
体の面積〜ａ＋ｂ＋ｃ＋ｄ）されているという利点に対
して、製造コストが大幅に増大するという深刻な欠点を
有するという問題がある。
【００１２】本発明は、上述の課題に鑑みてなされたも
のであり、その目的とするところは、各半導体装置を１
チップ上に集積してこれらを統合化し、実質的な小型化
・高集積化を図ることが可能となり、しかも従来の複合
半導体装置と比較して大幅な製造コストの削減が実現で
き、製品の品質の信頼性及びその歩溜りを大幅に向上さ
せることが可能となる複合半導体装置及びその製造方法
を提供することにある。
のであり、その目的とするところは、各半導体装置を１
チップ上に集積してこれらを統合化し、実質的な小型化
・高集積化を図ることが可能となり、しかも従来の複合
半導体装置と比較して大幅な製造コストの削減が実現で
き、製品の品質の信頼性及びその歩溜りを大幅に向上さ
せることが可能となる複合半導体装置及びその製造方法
を提供することにある。
【課題を解決するための手段】上述のような目的を達成
するために提案される本発明に係る複合半導体装置は、
２つ以上の異なる属性を有するとともに、大きさを異に
する３つ以上の半導体装置とを備え、最大の大きさを有
する半導体装置の機能面上に、該最大の大きさを有する
半導体装置以外の他の２つ以上の半導体装置を、いずれ
もベアチップのまま貼り合わせて電気的に接続したもの
である。
するために提案される本発明に係る複合半導体装置は、
２つ以上の異なる属性を有するとともに、大きさを異に
する３つ以上の半導体装置とを備え、最大の大きさを有
する半導体装置の機能面上に、該最大の大きさを有する
半導体装置以外の他の２つ以上の半導体装置を、いずれ
もベアチップのまま貼り合わせて電気的に接続したもの
である。
【００１３】ここで、最大の大きさを有する半導体装置
の機能面と他の各半導体装置の機能面とが相対向して貼
り合わせられることが望ましい。
の機能面と他の各半導体装置の機能面とが相対向して貼
り合わせられることが望ましい。
【００１４】また、本発明は、最大の大きさを有する半
導体装置の機能面上及び他の各半導体装置の機能面上に
配線接続部を設け、該配線接続部同士を電気的に接続す
るようにしてもよい。
導体装置の機能面上及び他の各半導体装置の機能面上に
配線接続部を設け、該配線接続部同士を電気的に接続す
るようにしてもよい。
【００１５】本発明は、望ましくは、最大の大きさを有
する半導体装置の機能面と他の各半導体装置の非機能面
とが相対向して貼り合わせられるとともに、最大の大き
さを有する半導体装置の機能面上及び他の各半導体装置
の機能面上に各々設けられた配線接続部同士を電気的に
接続することが望ましい。
する半導体装置の機能面と他の各半導体装置の非機能面
とが相対向して貼り合わせられるとともに、最大の大き
さを有する半導体装置の機能面上及び他の各半導体装置
の機能面上に各々設けられた配線接続部同士を電気的に
接続することが望ましい。
【００１６】本発明において、各半導体装置の属性と
は、回路機能、製造工程又は構造のことである。
は、回路機能、製造工程又は構造のことである。
【００１７】また、本発明に係る複合半導体装置の製造
方法は、２つ以上の異なる属性を有するとともに、大き
さを異にする３つ以上の半導体装置とを有し、最大の大
きさを有する半導体装置の機能面上に、該最大の大きさ
を有する半導体装置以外の他の２つ以上の半導体装置
を、いずれもベアチップのまま貼り合わせ接続して形成
したものである。
方法は、２つ以上の異なる属性を有するとともに、大き
さを異にする３つ以上の半導体装置とを有し、最大の大
きさを有する半導体装置の機能面上に、該最大の大きさ
を有する半導体装置以外の他の２つ以上の半導体装置
を、いずれもベアチップのまま貼り合わせ接続して形成
したものである。
【００１８】さらに、本発明方法は、最大の大きさを有
する半導体装置の機能面と上記他の各半導体装置の非機
能面とが相対向して貼り合わせられた後、最大の大きさ
を有する半導体装置の機能面上及び他の各半導体装置の
機能面上に各々設けられた配線接続部同士をワイヤボン
ディング法により電気的に接続して形成することが望ま
しい。
する半導体装置の機能面と上記他の各半導体装置の非機
能面とが相対向して貼り合わせられた後、最大の大きさ
を有する半導体装置の機能面上及び他の各半導体装置の
機能面上に各々設けられた配線接続部同士をワイヤボン
ディング法により電気的に接続して形成することが望ま
しい。
【００１９】
【作用】本発明に係る複合半導体装置及びその製造方法
においては、少なくとも２つ以上の異なる回路機能、製
造工程及び構造等の属性を有し、大きさを異にする３つ
以上の半導体装置のうち、最大の大きさを有する半導体
装置の機能面上に該最大の大きさを有する半導体装置以
外の他の２つ以上の半導体装置を貼り合わせて形成され
るものであるので、属性の異なる複数の半導体装置を、
そのうちの最大の大きさを有する半導体装置のスペース
に実装した場合とほぼ等価の小型化及び高集積化が可能
となる。
においては、少なくとも２つ以上の異なる回路機能、製
造工程及び構造等の属性を有し、大きさを異にする３つ
以上の半導体装置のうち、最大の大きさを有する半導体
装置の機能面上に該最大の大きさを有する半導体装置以
外の他の２つ以上の半導体装置を貼り合わせて形成され
るものであるので、属性の異なる複数の半導体装置を、
そのうちの最大の大きさを有する半導体装置のスペース
に実装した場合とほぼ等価の小型化及び高集積化が可能
となる。
【００２０】また、本発明に係る複合半導体装置及びそ
の製造方法においては、回路基板上で属性の異なる複数
の半導体装置を同時に作製して１チップ化するのと異な
り、これらの半導体装置を作製した後に貼り合わせて配
線接続して１チップ化するので、半導体装置を作製する
際の製造工程がそれぞれ独立している。従って、製造工
程数がその最も多い半導体装置に依存して全製造工程数
が増大するようなことがなく、製造工程数を最小限に抑
えることが可能となる。
の製造方法においては、回路基板上で属性の異なる複数
の半導体装置を同時に作製して１チップ化するのと異な
り、これらの半導体装置を作製した後に貼り合わせて配
線接続して１チップ化するので、半導体装置を作製する
際の製造工程がそれぞれ独立している。従って、製造工
程数がその最も多い半導体装置に依存して全製造工程数
が増大するようなことがなく、製造工程数を最小限に抑
えることが可能となる。
【００２１】
【実施例】以下、本発明に係る複合半導体装置及びその
製造方法の実施例を図１〜図６を参照しながら説明す
る。
製造方法の実施例を図１〜図６を参照しながら説明す
る。
【００２２】本発明に係る複合半導体装置１は、図１及
び図２に示すように、上記表１に示す各特徴を有するベ
アチップである論理回路１１、ＣＰＵ１２、ＤＲＡＭ１
３及びフラッシュメモリ１４の各半導体装置から構成さ
れている。
び図２に示すように、上記表１に示す各特徴を有するベ
アチップである論理回路１１、ＣＰＵ１２、ＤＲＡＭ１
３及びフラッシュメモリ１４の各半導体装置から構成さ
れている。
【００２３】本発明に係る複合半導体装置１の製造方法
では、図３に示すように、各半導体装置１１〜１４のう
ちで最も広い機能面（半導体素子が形成されている面）
を有する論理回路１１、すなわち最大の大きさを有する
論理回路１１の機能面１１ａ上に、論理回路１１とは大
きさを異にする他の各半導体装置であるＣＰＵ１２、Ｄ
ＲＡＭ１３及びフラッシュメモリ１４の機能面１２ａ，
１３ａ，１４ａ（図示の例ではＣＰＵ１２の機能面１２
ａ）を半田１５を用いて貼り合わせて配線接続し、複合
化（１チップ化）して作製する。
では、図３に示すように、各半導体装置１１〜１４のう
ちで最も広い機能面（半導体素子が形成されている面）
を有する論理回路１１、すなわち最大の大きさを有する
論理回路１１の機能面１１ａ上に、論理回路１１とは大
きさを異にする他の各半導体装置であるＣＰＵ１２、Ｄ
ＲＡＭ１３及びフラッシュメモリ１４の機能面１２ａ，
１３ａ，１４ａ（図示の例ではＣＰＵ１２の機能面１２
ａ）を半田１５を用いて貼り合わせて配線接続し、複合
化（１チップ化）して作製する。
【００２４】この場合、配線接続の手段としては、いわ
ゆる半田バンプ法を用いる。即ち、先ず、図４に示すよ
うに、論理回路１１の機能面１１ａ上の配線接続部１１
ｂに形成されている金属多層膜のパッド１１ｃに、半田
１５をバンプ（金属突起）状に形成する。その後、図５
に示すように、他の各半導体装置１２〜１４を、その各
機能面１２ａ〜１４ａ上の各配線接続部１２ｂ〜１４ｂ
に形成されている金属多層膜の各パッド１２ｃ〜１４ｃ
に上記バンプ状の半田１５に接触させるように載置し、
この接触部近傍を加熱して半田１５を溶解させて固定す
る。なお、図中では上記半導体装置１２〜１４のうち、
ＣＰＵ１２のみを示す。
ゆる半田バンプ法を用いる。即ち、先ず、図４に示すよ
うに、論理回路１１の機能面１１ａ上の配線接続部１１
ｂに形成されている金属多層膜のパッド１１ｃに、半田
１５をバンプ（金属突起）状に形成する。その後、図５
に示すように、他の各半導体装置１２〜１４を、その各
機能面１２ａ〜１４ａ上の各配線接続部１２ｂ〜１４ｂ
に形成されている金属多層膜の各パッド１２ｃ〜１４ｃ
に上記バンプ状の半田１５に接触させるように載置し、
この接触部近傍を加熱して半田１５を溶解させて固定す
る。なお、図中では上記半導体装置１２〜１４のうち、
ＣＰＵ１２のみを示す。
【００２５】上述の如く作製された複合半導体装置１
は、１チップ化された１つの半導体装置として、必要に
応じてモールドパッケージ等に組み立てられるか、或は
そのまま回路基板に実装接続される。
は、１チップ化された１つの半導体装置として、必要に
応じてモールドパッケージ等に組み立てられるか、或は
そのまま回路基板に実装接続される。
【００２６】上述した複合半導体装置及びその製造方法
においては、属性、すなわち、回路機能、製造工程及び
構造が各々相異なる複数のベアチップの半導体装置１１
〜１４のうち、最大の大きさを有する論理回路１１の機
能面１１ａ上に該論理回路１１より小さな半導体装置１
２〜１４の機能面１２ａ〜１４ａを貼り合わせ配線接続
して作製するものであるので、半導体装置１１〜１４
を、そのうちの最大の大きさを有する論理回路１１の機
能面１１ａのスペースに実装した場合とほぼ等価の小型
化及び高集積化が可能となる。
においては、属性、すなわち、回路機能、製造工程及び
構造が各々相異なる複数のベアチップの半導体装置１１
〜１４のうち、最大の大きさを有する論理回路１１の機
能面１１ａ上に該論理回路１１より小さな半導体装置１
２〜１４の機能面１２ａ〜１４ａを貼り合わせ配線接続
して作製するものであるので、半導体装置１１〜１４
を、そのうちの最大の大きさを有する論理回路１１の機
能面１１ａのスペースに実装した場合とほぼ等価の小型
化及び高集積化が可能となる。
【００２７】従って、複数の上記属性を有する半導体装
置を統合して１チップ化する際に、それらの実装面積を
大幅に縮小することが可能となる。また、上述した複合
半導体装置及びその製造方法においては、回路基板上で
属性の異なる複数の半導体装置を同時に作製して１チッ
プ化するのと異なり、各半導体装置１１〜１４を作製し
た後に貼り合わせて配線接続して１チップ化するので、
各半導体装置１１〜１４を作製する際の製造工程がそれ
ぞれ独立している。従って、製造工程数がその最も多い
フラッシュメモリ１４に依存して全製造工程数が増大す
るようなことがなく、製造工程数を最小限に抑えること
が可能となる。従って、回路基板上で上記各半導体装置
１１〜１４を組み合わせて作製する場合と同等の製造コ
ストで１チップ化が可能となることになる。
置を統合して１チップ化する際に、それらの実装面積を
大幅に縮小することが可能となる。また、上述した複合
半導体装置及びその製造方法においては、回路基板上で
属性の異なる複数の半導体装置を同時に作製して１チッ
プ化するのと異なり、各半導体装置１１〜１４を作製し
た後に貼り合わせて配線接続して１チップ化するので、
各半導体装置１１〜１４を作製する際の製造工程がそれ
ぞれ独立している。従って、製造工程数がその最も多い
フラッシュメモリ１４に依存して全製造工程数が増大す
るようなことがなく、製造工程数を最小限に抑えること
が可能となる。従って、回路基板上で上記各半導体装置
１１〜１４を組み合わせて作製する場合と同等の製造コ
ストで１チップ化が可能となることになる。
【００２８】次に、本発明の他の実施例をを、図６を参
照しながら説明する。なお、図１〜図４と対応するもの
については同符号を記す。
照しながら説明する。なお、図１〜図４と対応するもの
については同符号を記す。
【００２９】この例は、上述した例とほぼ同様の構成を
有するが、図６に示すように、論理回路１１に他の半導
体装置１２〜１４を貼り合わせる際に、論理回路１１の
機能面１１ａ上に他の半導体装置１２〜１４の非機能面
１２ｄ〜１４ｄを貼り合わせた後、論理回路１１の配線
接続部１１ｂと他の半導体装置１２〜１４の配線接続部
１２ｂ〜１４ｂとを、いわゆるワイヤボンディング法を
用いて配線接続する点で異なる。
有するが、図６に示すように、論理回路１１に他の半導
体装置１２〜１４を貼り合わせる際に、論理回路１１の
機能面１１ａ上に他の半導体装置１２〜１４の非機能面
１２ｄ〜１４ｄを貼り合わせた後、論理回路１１の配線
接続部１１ｂと他の半導体装置１２〜１４の配線接続部
１２ｂ〜１４ｂとを、いわゆるワイヤボンディング法を
用いて配線接続する点で異なる。
【００３０】図６に示すものは、先ず論理回路１１の機
能面１１ａ上に他の半導体装置１２〜１４の非機能面１
２ｄ〜１４ｄを接着剤を用いて貼り合わせる。その後、
論理回路１１の配線接続部１１ｂと他の半導体装置１２
〜１４の配線接続部１２ｂ〜１４ｂとを、導伝率の高い
金または銅を材料とする導線１６を半田付けすることで
配線接続する。なお、図６においては、半導体装置１２
〜１４のうちＣＰＵ１２のみを示す。
能面１１ａ上に他の半導体装置１２〜１４の非機能面１
２ｄ〜１４ｄを接着剤を用いて貼り合わせる。その後、
論理回路１１の配線接続部１１ｂと他の半導体装置１２
〜１４の配線接続部１２ｂ〜１４ｂとを、導伝率の高い
金または銅を材料とする導線１６を半田付けすることで
配線接続する。なお、図６においては、半導体装置１２
〜１４のうちＣＰＵ１２のみを示す。
【００３１】上記変形例に係る複合半導体装置及びその
製造方法においては、上述の如く、回路機能、製造工程
及び構造等の属性が各々相異なる複数のベアチップの半
導体装置１１〜１４のうち、最大の大きさを有する論理
回路１１の機能面１１ａ上に該論理回路１１より小さな
大きさを有する半導体装置１２〜１４の非機能面１２ｄ
〜１４ｄを貼り合わせ配線接続して作製するものである
ので、各半導体装置１１〜１４を、そのうちの最大の大
きさを有する論理回路１１の機能面１１ａのスペースに
実装した場合とほぼ等価の小型化及び高集積化が可能と
なる。
製造方法においては、上述の如く、回路機能、製造工程
及び構造等の属性が各々相異なる複数のベアチップの半
導体装置１１〜１４のうち、最大の大きさを有する論理
回路１１の機能面１１ａ上に該論理回路１１より小さな
大きさを有する半導体装置１２〜１４の非機能面１２ｄ
〜１４ｄを貼り合わせ配線接続して作製するものである
ので、各半導体装置１１〜１４を、そのうちの最大の大
きさを有する論理回路１１の機能面１１ａのスペースに
実装した場合とほぼ等価の小型化及び高集積化が可能と
なる。
【００３２】従って、上述した実施例と同様に、複数の
属性を有する半導体装置を統合して１チップ化する際
に、それらの実装面積を大幅に縮小することが可能とな
る。
属性を有する半導体装置を統合して１チップ化する際
に、それらの実装面積を大幅に縮小することが可能とな
る。
【００３３】また、図６に示す例の複合半導体装置及び
その製造方法においては、回路基板上で上記属性の異な
る複数の半導体装置を同時に作製して１チップ化するの
と異なり、各半導体装置１１〜１４を作製した後に貼り
合わせて配線接続して１チップ化するので、各半導体装
置１１〜１４を作製する際の製造工程がそれぞれ独立し
ている。従って、製造工程数がその最も多いフラッシュ
メモリ１４に依存して全製造工程数が増大するようなこ
とがなく、製造工程数を最小限に抑えることが可能とな
る。
その製造方法においては、回路基板上で上記属性の異な
る複数の半導体装置を同時に作製して１チップ化するの
と異なり、各半導体装置１１〜１４を作製した後に貼り
合わせて配線接続して１チップ化するので、各半導体装
置１１〜１４を作製する際の製造工程がそれぞれ独立し
ている。従って、製造工程数がその最も多いフラッシュ
メモリ１４に依存して全製造工程数が増大するようなこ
とがなく、製造工程数を最小限に抑えることが可能とな
る。
【００３４】図６に示す実施例においても、上述した実
施例と同様に、回路基板上で各半導体装置１１〜１４を
組み合わせて作製する場合と同等の製造コストで１チッ
プ化が可能となることになる。
施例と同様に、回路基板上で各半導体装置１１〜１４を
組み合わせて作製する場合と同等の製造コストで１チッ
プ化が可能となることになる。
【００３５】なお、本発明に係る複合半導体装置及びそ
の製造方法は、上述した各実施例に限定されるものでは
なく、属性（機能，製造工程及び構造）の異なる様々な
半導体装置を適用することが可能である。
の製造方法は、上述した各実施例に限定されるものでは
なく、属性（機能，製造工程及び構造）の異なる様々な
半導体装置を適用することが可能である。
【００３６】
【発明の効果】上述したように、本発明に係る複合半導
体装置及びその製造方法は、少なくとも２つ以上の異な
る回路機能、製造工程及び構造等の属性を有し、大きさ
を異にする３つ以上の半導体装置のうち、最大の大きさ
を有する半導体装置の機能面上に該最大の大きさを有す
る半導体装置以外の他の２つ以上の半導体装置を貼り合
わせて形成されるものであるので、属性の異なる複数の
半導体装置を、そのうちの最大の大きさを有する半導体
装置のスペースに実装した場合とほぼ等価の小型化及び
高集積化が可能となる。
体装置及びその製造方法は、少なくとも２つ以上の異な
る回路機能、製造工程及び構造等の属性を有し、大きさ
を異にする３つ以上の半導体装置のうち、最大の大きさ
を有する半導体装置の機能面上に該最大の大きさを有す
る半導体装置以外の他の２つ以上の半導体装置を貼り合
わせて形成されるものであるので、属性の異なる複数の
半導体装置を、そのうちの最大の大きさを有する半導体
装置のスペースに実装した場合とほぼ等価の小型化及び
高集積化が可能となる。
【００３７】また、本発明に係る複合半導体装置及びそ
の製造方法により得られる複合半導体装置は、回路基板
上で属性の異なる複数の半導体装置を同時に作製して１
チップ化するのと異なり、これらの半導体装置を作製し
た後に貼り合わせて配線接続して１チップ化するので、
半導体装置を作製する際の製造工程がそれぞれ独立して
いる。従って、製造工程数がその最も多い半導体装置に
依存して全製造工程数が増大するようなことがなく、製
造工程数を最小限に抑えることが可能となる。
の製造方法により得られる複合半導体装置は、回路基板
上で属性の異なる複数の半導体装置を同時に作製して１
チップ化するのと異なり、これらの半導体装置を作製し
た後に貼り合わせて配線接続して１チップ化するので、
半導体装置を作製する際の製造工程がそれぞれ独立して
いる。従って、製造工程数がその最も多い半導体装置に
依存して全製造工程数が増大するようなことがなく、製
造工程数を最小限に抑えることが可能となる。
【図１】本発明に係る複合半導体装置を模式的に示す平
面図である。
面図である。
【図２】本発明に係る複合半導体装置を模式的に示す断
面図である。
面図である。
【図３】本発明に係る複合半導体装置の配線接続の様子
を模式的に示す断面図である。
を模式的に示す断面図である。
【図４】本発明に係る複合半導体装置の構成要素である
論理回路の配線接続部を模式的に示す断面図である。
論理回路の配線接続部を模式的に示す断面図である。
【図５】本発明に係る複合半導体装置の構成要素である
論理回路及びＣＰＵの各配線接続部を半田バンプ法を用
いて接続する様子を模式的に示す断面図である。
論理回路及びＣＰＵの各配線接続部を半田バンプ法を用
いて接続する様子を模式的に示す断面図である。
【図６】本発明に係る複合半導体装置の構成要素である
論理回路及びＣＰＵの各配線接続部をワイヤボンディン
グ法を用いて接続する様子を模式的に示す断面図であ
る。
論理回路及びＣＰＵの各配線接続部をワイヤボンディン
グ法を用いて接続する様子を模式的に示す断面図であ
る。
【図７】従来の複数の半導体装置を回路基板に各々独立
に実装した複数半導体装置模式的に示す平面図である。
に実装した複数半導体装置模式的に示す平面図である。
【図８】従来の複数の半導体装置を１チップ上に集積し
て統合化した複合半導体装置模式的に示す平面図であ
る。
て統合化した複合半導体装置模式的に示す平面図であ
る。
１ 複合半導体装置、 １１ 論理回路、 １２ ＣＰ
Ｕ、 １３ ＤＲＡＭ、 １４ フラッシュメモリ、
１５ ハンダ、 １６ 導線
Ｕ、 １３ ＤＲＡＭ、 １４ フラッシュメモリ、
１５ ハンダ、 １６ 導線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18
Claims (13)
- 【請求項１】 ２つ以上の異なる属性を有するととも
に、大きさを異にする３つ以上の半導体装置とを備え、 最大の大きさを有する半導体装置の機能面上に、該最大
の大きさを有する半導体装置以外の他の２つ以上の半導
体装置が、いずれもベアチップのまま貼り合わせられ電
気的に接続されていることを特徴とする複合半導体装
置。 - 【請求項２】 上記最大の大きさを有する半導体装置の
機能面と上記他の各半導体装置の機能面とが相対向して
貼り合わせられてなるることを特徴とする請求項１記載
の複合半導体装置。 - 【請求項３】 上記最大の大きさを有する半導体装置の
機能面上及び上記他の各半導体装置の機能面上に配線接
続部が設けられ、該配線接続部同士が電気的に接続され
てなるることを特徴とする請求項１記載の複合半導体装
置。 - 【請求項４】 上記最大の大きさを有する半導体装置の
機能面と上記他の各半導体装置の非機能面とが相対向し
て貼り合わせられるとともに、上記最大の大きさを有す
る半導体装置の機能面上及び上記他の各半導体装置の機
能面上に各々設けられた配線接続部同士が電気的に接続
されて成ることを特徴とする請求項１記載の複合半導体
装置。 - 【請求項５】 上記属性が回路機能であることを特徴と
する請求項１記載の複合半導体装置。 - 【請求項６】 上記属性が製造工程であることを特徴と
する請求項１記載の複合半導体装置。 - 【請求項７】 上記属性が構造であることを特徴とする
請求項１記載の複合半導体装置。 - 【請求項８】 ２つ以上の異なる属性を有するととも
に、大きさを異にする３つ以上の半導体装置とを有し、 最大の大きさを有する半導体装置の機能面上に、該最大
の大きさを有する半導体装置以外の他の２つ以上の半導
体装置を、いずれもベアチップのまま貼り合わせ接続し
て形成される特徴とする複合半導体装置の製造方法。 - 【請求項９】 上記最大の大きさを有する半導体装置の
機能面と上記他の各半導体装置の機能面とが相対向して
貼り合わせ形成するようにしたことを特徴とする請求項
８記載の複合半導体装置の製造方法。 - 【請求項１０】 上記最大の大きさを有する半導体装置
の機能面上及び上記他の各半導体装置の機能面上に配線
接続部を設け、該配線接続部同士を電気的に接続して形
成されることを特徴とする請求項８記載の複合半導体装
置の製造方法。 - 【請求項１１】 上記最大の大きさを有する半導体装置
の機能面と上記他の各半導体装置の非機能面とが相対向
して貼り合わせられた後、上記最大の大きさを有する半
導体装置の機能面上及び上記他の各半導体装置の機能面
上に各々設けられた配線接続部同士を電気的に接続して
形成されることを特徴とする請求項８記載の複合半導体
装置の製造方法。 - 【請求項１２】 上記最大の大きさを有する半導体装置
の機能面上及び上記他の各半導体装置の機能面上に各々
設けられた配線接続部同士を半田バンプ法により電気的
に接続して形成されることを特徴とする請求項１１記載
の複合半導体装置。 - 【請求項１３】 上記最大の大きさを有する半導体装置
の機能面上及び上記他の各半導体装置の機能面上に各々
設けられた配線接続部同士をワイヤボンディング法によ
り電気的に接続して形成されることを特徴とする請求項
１１記載の複合半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22437893A JP3227930B2 (ja) | 1993-09-09 | 1993-09-09 | 複合半導体装置及びその製造方法 |
| KR1019940021963A KR950010044A (ko) | 1993-09-09 | 1994-09-01 | 복합반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22437893A JP3227930B2 (ja) | 1993-09-09 | 1993-09-09 | 複合半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778938A JPH0778938A (ja) | 1995-03-20 |
| JP3227930B2 true JP3227930B2 (ja) | 2001-11-12 |
Family
ID=16812821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22437893A Expired - Lifetime JP3227930B2 (ja) | 1993-09-09 | 1993-09-09 | 複合半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3227930B2 (ja) |
| KR (1) | KR950010044A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4126747B2 (ja) | 1998-02-27 | 2008-07-30 | セイコーエプソン株式会社 | ３次元デバイスの製造方法 |
| JP4085459B2 (ja) * | 1998-03-02 | 2008-05-14 | セイコーエプソン株式会社 | ３次元デバイスの製造方法 |
| US7026718B1 (en) | 1998-09-25 | 2006-04-11 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2008072135A (ja) * | 2007-10-22 | 2008-03-27 | Toshiba Corp | 半導体集積回路装置 |
-
1993
- 1993-09-09 JP JP22437893A patent/JP3227930B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-01 KR KR1019940021963A patent/KR950010044A/ko active Search and Examination
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778938A (ja) | 1995-03-20 |
| KR950010044A (ko) | 1995-04-26 |
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