JP4085459B2 - ３次元デバイスの製造方法 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は、３次元デバイスに関するものである。
【０００２】
【従来の技術】
従来の３次元ＩＣ等の３次元デバイスは、下記のようにして製造される。まず、Ｓｉ基板上に、電界効果トランジスタ（ＦＥＴ）等を含む第１層を多数工程を経て形成する。次いで、この第１層上に、同様の第２層を形成する。以下、同様にして、第３層以降を形成する。
【０００３】
しかしながら、従来の３次元デバイスでは、同一基板上に各層を順次重ねてゆくようにして形成するので、上層の形成は、下層に悪影響を与えないようにしなければならず、製造の際、種々の制約（例えば、下層が変質しないような温度の上限等）を受ける。
【０００４】
また、異なる層を積層してなる３次元デバイスの場合、各層を適したデバイスパラメータ（例えば、ゲート線幅、ゲート絶縁膜の膜厚、デザインルール、製造時の温度等の製造条件）で形成するのは、非常に難しい。
【０００５】
また、従来の３次元デバイスでは、デバイスを構成する基板上に各層を形成するので、用いる基板は、デバイスの基板としての適合性と、各層を形成するときの基板としての適合性とを兼ね備えていなければならず、このため、特定の基板しか使用することができず、不利であった。
【０００６】
このような理由から、３次元ＩＣ等の３次元デバイスの実用化は、未だなされていない。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、薄膜デバイス層の形成条件の自由度が広く、容易に製造することができる高性能の３次元デバイスを提供することにある。
【０００８】
【課題を解決するための手段】
このような目的は、下記態様により達成される。
【０００９】
本発明に係る３次元デバイスの製造方法の態様のひとつは、第１基板上に分離層を形成する工程と、前記分離層上に中間層を形成する工程と、前記中間層上に第１薄膜デバイス層を形成する工程と、前記第１薄膜デバイス層を第２基板に接合する工程と、前記分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２基板へ転写する工程と、を含み、前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものである、ことを特徴とする。
【００１０】
また、本発明に係る３次元デバイスの製造方法の態様のひとつは、第１基板上に形成された第１薄膜デバイス層を第２基板に接合させつつ、前記第１基板と前記第１薄膜デバイス層との間に位置する分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２基板へ転写する工程と、を含み、前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものであり、前記光を照射する際に前記分離層と前記第１薄膜デバイスとの間に中間層が位置するものである、ことを特徴とするものでもよい。
【００１１】
また、本発明に係る３次元デバイスの製造方法の態様のひとつは、第１基板上に分離層を形成する工程と、前記分離層上に中間層を形成する工程と、前記中間層上に第１薄膜デバイス層を形成する工程と、前記第１薄膜デバイス層を第２基板上に形成された第２薄膜デバイス層に接合する工程と、前記分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２薄膜デバイス層上へ転写する工程と、を含み、前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものである、ことを特徴とするものでもよい。
【００１２】
また、本発明に係る３次元デバイスの製造方法の態様のひとつは、第１基板上に形成された第１薄膜デバイス層を第２基板上に形成された第２薄膜デバイス層に接合させつつ、前記第１基板と前記第１薄膜デバイス層との間に位置する分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２薄膜デバイス層上へ転写する工程と、を含み、前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものであり、前記光を照射する際に前記分離層と前記第１薄膜デバイスとの間に中間層が位置するものである、ことを特徴とするものでもよい。
【００１３】
上記３次元デバイスの製造方法において、前記第１薄膜デバイス層を前記第２薄膜デバイス層上へ転写する工程の前に、前記第２薄膜デバイス層を前記第２基板上に転写する工程を含む、ことが好ましい。
【００１５】
上記３次元デバイスの製造方法において、前記分離層に光を照射する工程が、照射光を複数回にわけて同一箇所に２回以上照射するものである、ことが好ましい。
【００１６】
上記３次元デバイスの製造方法において、前記分離層に光を照射する工程が、異なる波長の複数の照射光を複数回にわけて照射するものである、ことが好ましい。
【００１７】
上記３次元デバイスの製造方法において、前記光を前記分離層に所定角度傾斜した方向から照射するものである、ことが好ましい。
【００１８】
上記３次元デバイスの製造方法において、前記光がレーザ光である、ことが好ましい。
【００１９】
上記３次元デバイスの製造方法において、前記中間層が前記分離層とは異なるものである、ことが好ましい。
【００２０】
上記３次元デバイスの製造方法において、前記中間層が前記光を遮光する遮光層である、ことが好ましい。
【００２１】
上記３次元デバイスの製造方法において、前記中間層が前記第１薄膜デバイス層への成分の移動を阻止するバリア層である、ことが好ましい。
【００２２】
上記３次元デバイスの製造方法において、前記中間層が前記第１薄膜デバイス層を保護する保護層である、ことが好ましい。
【００２３】
上記３次元デバイスの製造方法において、前記中間層が１０ｎｍ〜５μｍの範囲の厚さである、ことが好ましい。
【００２４】
上記３次元デバイスの製造方法において、前記第１薄膜デバイスがメモリを含む、ことが好ましい。
【００２５】
上記３次元デバイスの製造方法において、前記第１薄膜デバイスがロジックを含む、ことが好ましい。
【００２６】
上記３次元デバイスの製造方法において、前記分離層の剥離が、前記分離層を構成する物質の原子間または分子間の結合力が消失または減少することにより生じるものである、ことが好ましい。
【００２７】
上記３次元デバイスの製造方法において、前記分離層の剥離が、前記分離層を構成する物質から気体が発生することにより生じるものである、ことが好ましい。
【００２８】
上記３次元デバイスの製造方法において、前記分離層が所定のパターンに形成されている、ことが好ましい。
【００２９】
【発明の実施の形態】
以下、本発明の３次元デバイスを添付図面に示す好適実施例に基づいて詳細に説明する。
【００３０】
本発明では、後述する「薄膜構造の転写方法（転写技術）」を用いて複数の層を積層し、３次元デバイス（例えば、３次元ＩＣ等）を製造する。すなわち、本発明の３次元デバイスは、後述する「薄膜構造の転写方法」を用いて複数の層をその厚さ方向に積層してなる３次元デバイスである。まず、前記「薄膜構造の転写方法」を説明する。
【００３１】
図１〜図８は、それぞれ、本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。以下、これらの図に基づいて、薄膜構造の転写方法（剥離方法）の工程を順次説明する。
【００３２】
〈１〉 図１に示すように、基板１の片面（分離層形成面１１）に、分離層（光吸収層）２を形成する。
【００３３】
基板１は、基板１側から照射光７を照射する場合、その照射光７が透過し得る透光性を有するものであるのが好ましい。
【００３４】
この場合、照射光７の透過率は、１０％以上であるのが好ましく、５０％以上であるのがより好ましい。この透過率が低過ぎると、照射光７の減衰（ロス）が大きくなり、分離層２を剥離するのにより大きな光量を必要とする。
【００３５】
また、基板１は、信頼性の高い材料で構成されているのが好ましく、特に、耐熱性に優れた材料で構成されているのが好ましい。その理由は、例えば後述する被転写層４や中間層３を形成する際に、その種類や形成方法によってはプロセス温度が高くなる（例えば３５０〜１０００℃程度）ことがあるが、その場合でも、基板１が耐熱性に優れていれば、基板１上への被転写層４等の形成に際し、その温度条件等の成膜条件の設定の幅が広がるからである。
【００３６】
従って、基板１は、被転写層４の形成の際の最高温度をＴmax としたとき、歪点がＴmax 以上の材料で構成されているものが好ましい。具体的には、基板１の構成材料は、歪点が３５０℃以上のものが好ましく、５００℃以上のものがより好ましい。このようなものとしては、例えば、石英ガラス、ソーダガラス、コーニング７０５９、日本電気ガラスＯＡ−２等の耐熱性ガラスが挙げられる。
【００３７】
なお、後述する分離層２、中間層３および被転写層４の形成の際のプロセス温度を低くするのであれば、基板１についても、融点の低い安価なガラス材や合成樹脂を用いることができる。
【００３８】
また、基板１の厚さは、特に限定されないが、通常は、０．１〜５．０mm程度であるのが好ましく、０．５〜１．５mm程度であるのがより好ましい。基板１の厚さが薄過ぎると強度の低下を招き、厚過ぎると、基板１の透過率が低い場合に、照射光７の減衰を生じ易くなる。なお、基板１の照射光７の透過率が高い場合には、その厚さは、前記上限値を超えるものであってもよい。
【００３９】
なお、照射光７を均一に照射できるように、基板１の分離層形成部分の厚さは、均一であるのが好ましい。
【００４０】
また、基板１の分離層形成面１１や、照射光入射面１２は、図示のごとき平面に限らず、曲面であってもよい。
【００４１】
本発明では、基板１をエッチング等により除去するのではなく、基板１と被転写層４との間にある分離層２を剥離して基板１を離脱させるため、作業が容易であるとともに、例えば比較的厚さの厚い基板を用いる等、基板１に関する選択の幅も広い。
【００４２】
次に、分離層２について説明する。
【００４３】
分離層２は、後述する照射光７を吸収し、その層内および／または界面２ａまたは２ｂにおいて剥離（以下、「層内剥離」、「界面剥離」と言う）を生じるような性質を有するものであり、好ましくは、照射光７の照射により、分離層２を構成する物質の原子間または分子間の結合力が消失または減少すること、換言すれば、アブレーションを生ぜしめることにより層内剥離および／または界面剥離に至るものである。
【００４４】
さらに、照射光７の照射により、分離層２から気体が放出され、分離効果が発現される場合もある。すなわち、分離層２に含有されていた成分が気体となって放出される場合と、分離層２が光を吸収して一瞬気体になり、その蒸気が放出され、分離に寄与する場合とがある。
【００４５】
このような分離層２の組成としては、例えば次のようなものが挙げられる。
【００４６】
▲１▼ 非晶質シリコン（ａ−Ｓｉ）
この非晶質シリコン中には、Ｈ（水素）が含有されていてもよい。この場合、Ｈの含有量は、２at％以上程度であるのが好ましく、２〜２０at％程度であるのがより好ましい。このように、Ｈが所定量含有されていると、照射光７の照射により、水素が放出され、分離層２に内圧が発生し、それが上下の薄膜を剥離する力となる。
【００４７】
非晶質シリコン中のＨの含有量は、成膜条件、例えばＣＶＤにおけるガス組成、ガス圧、ガス雰囲気、ガス流量、温度、基板温度、投入パワー等の条件を適宜設定することにより調整することができる。
【００４８】
▲２▼ 酸化ケイ素またはケイ酸化合物、酸化チタンまたはチタン酸化合物、酸化ジルコニウムまたはジルコン酸化合物、酸化ランタンまたはランタン酸化合物等の各種酸化物セラミックス、誘電体（強誘電体）あるいは半導体
酸化ケイ素としては、ＳｉＯ、ＳｉＯ２ 、Ｓｉ３ Ｏ２ が挙げられ、ケイ酸化合物としては、例えばＫ２ ＳｉＯ３ 、Ｌｉ２ ＳｉＯ３ 、ＣａＳｉＯ３ 、ＺｒＳｉＯ４ 、Ｎａ２ ＳｉＯ３ が挙げられる。
【００４９】
酸化チタンとしては、ＴｉＯ、Ｔｉ２ Ｏ３ 、ＴｉＯ２ が挙げられ、チタン酸化合物としては、例えば、ＢａＴｉＯ４ 、ＢａＴｉＯ３ 、Ｂａ２ Ｔｉ９ Ｏ２０、ＢａＴｉ５ Ｏ１１、ＣａＴｉＯ３ 、ＳｒＴｉＯ３ 、ＰｂＴｉＯ３ 、ＭｇＴｉＯ３ 、ＺｒＴｉＯ２ 、ＳｎＴｉＯ４ 、Ａｌ２ ＴｉＯ５ 、ＦｅＴｉＯ３ が挙げられる。
【００５０】
酸化ジルコニウムとしては、ＺｒＯ２ が挙げられ、ジルコン酸化合物としては、例えばＢａＺｒＯ３ 、ＺｒＳｉＯ４ 、ＰｂＺｒＯ３ 、ＭｇＺｒＯ３ 、Ｋ２ ＺｒＯ３ が挙げられる。
【００５１】
▲３▼ ＰＺＴ、ＰＬＺＴ、ＰＬＬＺＴ、ＰＢＺＴ等のセラミックスあるいは誘電体（強誘電体）
▲４▼ 窒化珪素、窒化アルミ、窒化チタン等の窒化物セラミックス
▲５▼ 有機高分子材料
有機高分子材料としては、−ＣＨ２ −、−ＣＯ−（ケトン）、−ＣＯＮＨ−（アミド）、−ＮＨ−（イミド）、−ＣＯＯ−（エステル）、−Ｎ＝Ｎ−（アゾ）、−ＣＨ＝Ｎ−（シフ）等の結合（照射光７の照射によりこれらの結合が切断される）を有するもの、特にこれらの結合を多く有するものであればいかなるものでもよい。また、有機高分子材料は、構成式中に芳香族炭化水素（１または２以上のベンゼン環またはその縮合環）を有するものであってもよい。
【００５２】
このような有機高分子材料の具体的例としては、ポリエチレン、ポリプロピレンのようなポリオレフィン、ポリイミド、ポリアミド、ポリエステル、ポリメチルメタクリレート（ＰＭＭＡ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルスルホン（ＰＥＳ）、エポキシ樹脂等が挙げられる。
【００５３】
▲６▼ 金属
金属としては、例えば、Ａｌ、Ｌｉ、Ｔｉ、Ｍｎ、Ｉｎ、Ｓｎ、Ｓｍまたはこれらのうちの少なくとも１種を含む合金が挙げられる。
【００５４】
また、分離層２の厚さは、剥離目的や分離層２の組成、層構成、形成方法等の諸条件により異なるが、通常は、１nm〜２０μm 程度であるのが好ましく、１０nm〜２μm 程度であるのがより好ましく、４０nm〜１μm 程度であるのがさらに好ましい。
【００５５】
分離層２の膜厚が小さすぎると、成膜の均一性が損なわれ、剥離にムラが生じることがあり、また、膜厚が厚すぎると、分離層２の良好な剥離性を確保するために、照射光７のパワー（光量）を大きくする必要があるとともに、後に分離層２を除去する際にその作業に時間がかかる。なお、分離層２の膜厚は、できるだけ均一であるのが好ましい。
【００５６】
分離層２の形成方法は、特に限定されず、膜組成や膜厚等の諸条件に応じて適宜選択される。例えば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ−ＣＶＤを含む）、蒸着、分子線蒸着（ＭＢ）、スパッタリング、イオンプレーティング、ＰＶＤ等の各種気相成膜法、電気メッキ、浸漬メッキ（ディッピング）、無電解メッキ等の各種メッキ法、ラングミュア・ブロジェット（ＬＢ）法、スピンコート、スプレーコート、ロールコート等の塗布法、各種印刷法、転写法、インクジェット法、粉末ジェット法等が挙げられ、これらのうちの２以上を組み合わせて形成することもできる。
【００５７】
例えば、分離層２の組成が非晶質シリコン（ａ−Ｓｉ）の場合には、ＣＶＤ、特に低圧ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。
【００５８】
また、分離層２をゾル−ゲル法によるセラミックスで構成する場合や、有機高分子材料で構成する場合には、塗布法、特にスピンコートにより成膜するのが好ましい。
【００５９】
また、分離層２の形成は、２工程以上の工程（例えば、層の形成工程と熱処理工程）で行われてもよい。
【００６０】
このような分離層２は、２以上の層で構成されてもよい。この場合、前記２以上の層の組成または特性は、同一であってもよく、また、異なっていてもよい。
【００６１】
〈２〉 図２に示すように、分離層２の上に中間層（下地層）３を形成する。
【００６２】
この中間層３は、種々の形成目的で形成され、例えば、製造時または使用時において後述する被転写層４を物理的または化学的に保護する保護層、絶縁層、導電層、照射光７の遮光層、被転写層４へのまたは被転写層４からの成分の移行（マイグレーション）を阻止するバリア層、反射層としての機能の内の少なくとも１つを発揮するものが挙げられる。
【００６３】
この中間層３の組成としては、その形成目的に応じて適宜設定され、例えば、非晶質シリコンによる分離層２と薄膜トランジスタ（ＴＦＴ）による被転写層４との間に形成される中間層３の場合には、ＳｉＯ２ 等の酸化ケイ素が挙げられ、分離層２とＰＺＴによる被転写層４との間に形成される中間層３の場合には、例えば、Ｐｔ、Ａｕ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉまたはこれらを主とする合金のような金属が挙げられる。
【００６４】
このような中間層３の厚さは、その形成目的や発揮し得る機能の程度に応じて適宜決定されるが、通常は、１０nm〜５μm 程度であるのが好ましく、４０nm〜〜１μm 程度であるのがより好ましい。
【００６５】
また、中間層３の形成方法も、前記分離層２で挙げた形成方法と同様の方法が挙げられる。また、中間層３の形成は、２工程以上の工程で行われてもよい。
【００６６】
なお、このような中間層３は、同一または異なる組成のものを２層以上形成することもできる。また、本発明では、中間層３を形成せず、分離層２上に直接被転写層４を形成してもよい。
【００６７】
〈３〉 図３に示すように、中間層３の上に被転写層（被剥離物）４を形成する。
【００６８】
被転写層４は、後述する転写体６へ転写される層であって、前記分離層２で挙げた形成方法と同様の方法により形成することができる。
【００６９】
被転写層４の形成目的、種類、形態、構造、組成、物理的または化学的特性等は、特に限定されないが、転写の目的や有用性を考慮して、薄膜、特に機能性薄膜または薄膜デバイスであるのが好ましい。
【００７０】
機能性薄膜および薄膜デバイスとしては、例えば、薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード、その他の薄膜半導体デバイス、電極（例：ＩＴＯ、メサ膜のような透明電極）、太陽電池やイメージセンサ等に用いられる光電変換素子、スイッチング素子、メモリー、圧電素子等のアクチュエータ、マイクロミラー（ピエゾ薄膜セラミックス）、磁気記録媒体、光磁気記録媒体、光記録媒体等の記録媒体、磁気記録薄膜ヘッド、コイル、インダクター、薄膜高透磁材料およびそれらを組み合わせたマイクロ磁気デバイス、フィルター、反射膜、ダイクロイックミラー、偏光素子等の光学薄膜、半導体薄膜、超伝導薄膜（例：ＹＢＣＯ薄膜）、磁性薄膜、金属多層薄膜、金属セラミック多層薄膜、金属半導体多層薄膜、セラミック半導体多層薄膜、有機薄膜と他の物質の多層薄膜等が挙げられる。
【００７１】
このなかでも、特に、薄膜デバイス、マイクロ磁気デバイス、マイクロ三次元構造物の構成、アクチュエータ、マイクロミラー等に適用することの有用性が高く、好ましい。
【００７２】
このような機能性薄膜または薄膜デバイスは、その形成方法との関係で、通常、比較的高いプロセス温度を経て形成される。従って、この場合、前述したように、基板１としては、そのプロセス温度に耐え得る信頼性の高いものが必要となる。
【００７３】
なお、被転写層４は、単層でも、複数の層の積層体でもよい。さらには、前記薄膜トランジスタ等のように、所定のパターンニングが施されたものであってもよい。被転写層４の形成（積層）、パターンニングは、それに応じた所定の方法により行われる。このような被転写層４は、通常、複数の工程を経て形成される。
【００７４】
薄膜トランジスタによる被転写層４の形成は、例えば、特公平２−５０６３０号公報や、文献：H.Ohshima et al : International Symposium Digest of Technical Papers SID 1983 ”B/W and Color LC Video Display Addressed by Poly Si TFTs”に記載された方法に従って行うことができる。
【００７５】
また、被転写層４の厚さも特に限定されず、その形成目的、機能、組成、特性等の諸条件に応じて適宜設定される。被転写層４が薄膜トランジスタの場合、その合計厚さは、好ましくは０．５〜２００μm 程度、より好ましくは１．０〜１０μm 程度とされる。また、その他の薄膜の場合、好適な合計厚さは、さらに広い範囲でよく、例えば５０nm〜１０００μm 程度とすることができる。
【００７６】
なお、被転写層４は、前述したような薄膜に限定されず、例えば、塗布膜やシートのような厚膜であってもよい。
【００７７】
〈４〉 図４に示すように、被転写層（被剥離物）４上に接着層５を形成し、該接着層５を介して転写体６を接着（接合）する。
【００７８】
接着層５を構成する接着剤の好適な例としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気硬化型接着剤等の各種硬化型接着剤が挙げられる。接着剤の組成としては、例えば、エポキシ系、アクリレート系、シリコーン系等、いかなるものでもよい。このような接着層５の形成は、例えば、塗布法によりなされる。
【００７９】
前記硬化型接着剤を用いる場合、例えば被転写層４上に硬化型接着剤を塗布し、その上に後述する転写体６を接合した後、硬化型接着剤の特性に応じた硬化方法により前記硬化型接着剤を硬化させて、被転写層４と転写体６とを接着、固定する。
【００８０】
光硬化型接着剤を用いる場合は、透光性の転写体６を未硬化の接着層５上に配置した後、転写体６上から硬化用の光を照射して接着剤を硬化させることが好ましい。また、基板１が透光性を有するものであれば、基板１と転写体６の両側から硬化用の光を照射して接着剤を硬化させれば、硬化が確実となり好ましい。
【００８１】
なお、図示と異なり、転写体６側に接着層５を形成し、その上に被転写層４を接着してもよい。また、被転写層４と接着層５との間に、前述したような中間層を設けてもよい。また、例えば転写体６自体が接着機能を有する場合等には、接着層５の形成を省略してもよい。
【００８２】
転写体６としては、特に限定されないが、基板（板材）、特に透明基板が挙げられる。なお、このような基板は、平板であっても、湾曲板であってもよい。
【００８３】
また、転写体６は、前記基板１に比べ、耐熱性、耐食性等の特性が劣るものであってもよい。その理由は、本発明では、基板１側に被転写層４を形成し、その後、該被転写層４を転写体６に転写するため、転写体６に要求される特性、特に耐熱性は、被転写層４の形成の際の温度条件等に依存しないからである。
【００８４】
従って、被転写層４の形成の際の最高温度をＴmax としたとき、転写体６の構成材料として、ガラス転移点（Ｔｇ）または軟化点がＴmax 以下のものを用いることができる。例えば、転写体６は、ガラス転移点（Ｔｇ）または軟化点が好ましくは８００℃以下、より好ましくは５００℃以下、さらに好ましくは３２０℃以下の材料で構成することができる。
【００８５】
また、転写体６の機械的特性としては、ある程度の剛性（強度）を有するものが好ましいが、可撓性、弾性を有するものであってもよい。
【００８６】
このような転写体６の構成材料としては、各種合成樹脂または各種ガラス材が挙げられ、特に、各種合成樹脂や通常の（低融点の）安価なガラス材が好ましい。
【００８７】
合成樹脂としては、熱可塑性樹脂、熱硬化性樹脂のいずれでもよく、例えば、ポリエチレン、ポリプロピレン、エチレン−プロピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルペンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート（ＰＭＭＡ）、アクリロニトリル−ブタジエン−スチレン共重合体（ＡＢＳ樹脂）、アクリロニトリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオキシメチレン、ポリビニルアルコール（ＰＶＡ）、エチレン−ビニルアルコール共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン（ＰＥＫ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリエーテルイミド、ポリアセタール（ＰＯＭ）、ポリフェニレンオキシド、変性ポリフェニレンオキシド、ポリサルフォン、ポリフェニレンサルファイド（ＰＰＳ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、ポリエステル系、ポリアミド系、ポリブタジエン系、トランスポリイソプレン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうちの１種または２種以上を組み合わせて（例えば２層以上の積層体として）用いることができる。
【００８８】
ガラス材としては、例えば、ケイ酸ガラス（石英ガラス）、ケイ酸アルカリガラス、ソーダ石灰ガラス、カリ石灰ガラス、鉛（アルカリ）ガラス、バリウムガラス、ホウケイ酸ガラス等が挙げられる。このうち、ケイ酸ガラス以外のものは、ケイ酸ガラスに比べて融点が低く、また、成形、加工も比較的容易であり、しかも安価であり、好ましい。
【００８９】
転写体６として合成樹脂で構成されたものを用いる場合には、大型の転写体６を一体的に成形することができるとともに、湾曲面や凹凸を有するもの等の複雑な形状であっても容易に製造することができ、また、材料コスト、製造コストも安価であるという種々の利点が享受できる。従って、大型で安価なデバイス（例えば、液晶ディスプレイ）を容易に製造することができるようになる。
【００９０】
なお、転写体６は、例えば、液晶セルのように、それ自体独立したデバイスを構成するものや、例えばカラーフィルター、電極層、誘電体層、絶縁層、半導体素子のように、デバイスの一部を構成するものであってもよい。
【００９１】
さらに、転写体６は、金属、セラミックス、石材、木材、紙等の物質であってもよいし、ある品物を構成する任意の面上（時計の面上、エアコンの表面上、プリント基板の上等）、さらには壁、柱、梁、天井、窓ガラス等の構造物の表面上であってもよい。
【００９２】
〈５〉 図５に示すように、基板１の裏面側（照射光入射面１２側）から照射光７を照射する。この照射光７は、基板１を透過した後、界面２ａ側から分離層２に照射される。これにより、図６または図７に示すように、分離層２に層内剥離および／または界面剥離が生じ、結合力が減少または消滅するので、基板１と転写体６とを離間させると、被転写層４が基板１から離脱して、転写体６へ転写される。
【００９３】
なお、図６は、分離層２に層内剥離が生じた場合を示し、図７は、分離層２に界面２ａでの界面剥離が生じた場合を示す。分離層２の層内剥離および／または界面剥離が生じる原理は、分離層２の構成材料にアブレーションが生じること、また、分離層２内に内蔵しているガスの放出、さらには照射直後に生じる溶融、蒸散等の相変化によるものであることが推定される。
【００９４】
ここで、アブレーションとは、照射光を吸収した固体材料（分離層２の構成材料）が光化学的または熱的に励起され、その表面や内部の原子または分子の結合が切断されて放出することを言い、主に、分離層２の構成材料の全部または一部が溶融、蒸散（気化）等の相変化を生じる現象として現れる。また、前記相変化によって微小な発泡状態となり、結合力が低下することもある。
【００９５】
分離層２が層内剥離を生じるか、界面剥離を生じるか、またはその両方であるかは、分離層２の組成や、その他種々の要因に左右され、その要因の１つとして、照射光７の種類、波長、強度、到達深さ等の条件が挙げられる。
【００９６】
照射光７としては、分離層２に層内剥離および／または界面剥離を起こさせるものであればいかなるものでもよく、例えば、Ｘ線、紫外線、可視光、赤外線（熱線）、レーザ光、ミリ波、マイクロ波、電子線、放射線（α線、β線、γ線）等が挙げられるが、そのなかでも、分離層２の剥離（アブレーション）を生じさせ易いという点で、レーザ光が好ましい。
【００９７】
このレーザ光を発生させるレーザ装置としては、各種気体レーザ、固体レーザ（半導体レーザ）等が挙げられるが、エキシマレーザ、Ｎｄ−ＹＡＧレーザ、Ａｒレーザ、ＣＯ２ レーザ、ＣＯレーザ、Ｈｅ−Ｎｅレーザ等が好適に用いられ、その中でもエキシマレーザが特に好ましい。
【００９８】
エキシマレーザは、短波長域で高エネルギーを出力するため、極めて短時間で分離層２にアブレーションを生じさせることができ、よって、隣接するまたは近傍の中間層３、被転写層４、基板１等に温度上昇をほとんど生じさせることなく、すなわち劣化、損傷を生じさせることなく分離層２を剥離することができる。
【００９９】
また、分離層２にアブレーションを生じさせるに際しての照射光に波長依存性がある場合、照射されるレーザ光の波長は、１００〜３５０nm程度であるのが好ましい。
【０１００】
また、分離層２に、例えばガス放出、気化、昇華等の相変化を起こさせて分離特性を与える場合、照射されるレーザ光の波長は、３５０〜１２００nm程度であるのが好ましい。
【０１０１】
また、照射されるレーザ光のエネルギー密度、特に、エキシマレーザの場合のエネルギー密度は、１０〜５０００mJ/cm２程度とするのが好ましく、１００〜５００mJ/cm２程度とするのがより好ましい。また、照射時間は、１〜１０００nsec程度とするのが好ましく、１０〜１００nsec程度とするのがより好ましい。エネルギー密度が低いかまたは照射時間が短いと、十分なアブレーション等が生じず、また、エネルギー密度が高いかまたは照射時間が長いと、分離層２および中間層３を透過した照射光により被転写層４へ悪影響を及ぼすことがある。
【０１０２】
このようなレーザ光に代表される照射光７は、その強度が均一となるように照射されるのが好ましい。
【０１０３】
照射光７の照射方向は、分離層２に対し垂直な方向に限らず、分離層２に対し所定角度傾斜した方向であってもよい。
【０１０４】
また、分離層２の面積が照射光の１回の照射面積より大きい場合には、分離層２の全領域に対し、複数回に分けて照射光を照射することもできる。また、同一箇所に２回以上照射してもよい。
【０１０５】
また、異なる種類、異なる波長（波長域）の照射光（レーザ光）を同一領域または異なる領域に２回以上照射してもよい。
【０１０６】
〈６〉 図８に示すように、中間層３に付着している分離層２を、例えば洗浄、エッチング、アッシング、研磨等の方法またはこれらを組み合わせた方法により除去する。
【０１０７】
図６に示すような分離層２の層内剥離の場合には、基板１に付着している分離層２も同様に除去する。
【０１０８】
なお、基板１が石英ガラスのような高価な材料、希少な材料で構成されている場合等には、基板１は、好ましくは再利用（リサイクル）に供される。換言すれば、再利用したい基板１に対し、本発明を適用することができ、有用性が高い。
【０１０９】
以上のような各工程を経て、被転写層４の転写体６への転写が完了する。その後、被転写層４に隣接する中間層３の除去や、他の任意の層の形成等を行うこともできる。
【０１１０】
本発明では、被剥離物である被転写層４自体を直接剥離するのではなく、被転写層４に接合された分離層２において剥離するため、被剥離物（被転写層４）の特性、条件等にかかわらず、容易かつ確実に、しかも均一に剥離（転写）することができ、剥離操作に伴う被剥離物（被転写層４）へのダメージもなく、被転写層４の高い信頼性を維持することができる。
【０１１１】
また、図示の実施例では、基板１側から照射光７を照射したが、例えば、被転写層４が照射光７の照射により悪影響を受けないものの場合には、照射光７の照射方向は前記に限定されず、基板１と反対側から照射光を照射してもよい。
【０１１２】
また、分離層２の面方向に対し部分的に、すなわち所定のパターンで照射光を照射して、被転写層４を前記パターンで転写するような構成であってもよい（第１の方法）。この場合には、前記〈５〉の工程に際し、基板１の照射光入射面１２に対し、前記パターンに対応するマスキングを施して照射光７を照射するか、あるいは、照射光７の照射位置を精密に制御する等の方法により行うことができる。
【０１１３】
また、分離層２を基板１の分離層形成面１１全面に形成するのではなく、分離層２を所定のパターンで形成することもできる（第２の方法）。この場合、マスキング等により分離層２を予め所定のパターンに形成するか、あるいは、分離層２を分離層形成面１１の全面に形成した後、エッチング等によりパターンニングまたはトリミングする方法が可能である。
【０１１４】
以上のような第１の方法および第２の方法によれば、被転写層４の転写を、そのパターンニングやトリミングと共に行うことができる。
【０１１５】
また、前述した方法と同様の方法により、転写を２回以上繰り返し行ってもよい。この場合、転写回数が偶数回であれば、最後の転写体に形成された被転写層の表・裏の位置関係を、最初に基板１に被転写層を形成した状態と同じにすることができる。
【０１１６】
また、大型の透明基板（例えば、有効領域が９００mm×１６００mm）を転写体６とし、小型の基板１（例えば、有効領域が４５mm×４０mm）に形成した小単位の被転写層４（薄膜トランジスタ）を複数回（例えば、約８００回）好ましくは隣接位置に順次転写して、大型の透明基板の有効領域全体に被転写層４を形成し、最終的に前記大型の透明基板と同サイズの液晶ディスプレイを製造することもできる。
【０１１７】
また、基板１上に形成した被転写層４を複数用意し、各被転写層４を転写体６上へ、順次転写し（重ね）、被転写層４の積層体を形成してもよい。この場合、積層される被転写層４は、同一でもよく、また、異なっていてもよい。
【０１１８】
以上が、本発明で用いる薄膜構造の転写方法である。
【０１１９】
次に、前述した薄膜構造の転写方法（転写技術）を用いた本発明の３次元デバイス（多層構造のデバイス）の第１実施例およびその製造方法を説明する。
【０１２０】
図９は、本発明の３次元デバイスの第１実施例を模式的に示す断面図、図１０〜図１５は、それぞれ、図９に示す３次元デバイスの製造方法の工程を模式的に示す断面図である。なお、前述した薄膜構造の転写方法との共通点については、説明を省略する。
【０１２１】
図９に示すように、３次元デバイス１０は、基体（ベース）としての基板（転写側基板）２１と、第１の被転写層（第１の薄膜デバイス層）４１と、第２の被転写層（第２の薄膜デバイス層）４２とを有している。被転写層４１および４２は、それぞれ、２次元方向（基板２１に対して平行な方向）に広がっていて、所定の回路を構成している。
【０１２２】
この場合、基板２１の図９中上側に、接着層５を介して被転写層４１が接着（接合）されている。
【０１２３】
そして、この被転写層４１の図９中上側に、導電性接着層２２を介して被転写層４２が接着（接合）されている。
【０１２４】
被転写層４１は、その図９中上側に接続電極（接続用の端子）４１１および４１２をそれぞれ有している。また、被転写層４１は、その図９中下側に接続電極４２１および４２２をそれぞれ有している。この被転写層４１の接続電極４１１と被転写層４２の接続電極４２１とは、導電性接着層２２を介して電気的に接続されており、また、被転写層４１の接続電極４１２と被転写層４２の接続電極４２２とは、導電性接着層２２を介して電気的に接続されている。
【０１２５】
導電性接着層２２としては、異方性導電膜（ＡＣＦ：Anisotropic Conductive Film ）が好ましい。異方性導電膜で接着することにより、厚さ方向（図９中、上下方向）のみで導通が確保されるので、図９中横方向のショートを防止することができる。すなわち、接続電極４１１と接続電極４１２、接続電極４１１と接続電極４２２、接続電極４２１と接続電極４２２、接続電極４２１と接続電極４１２がショートするのを防止することができる。
【０１２６】
また、異方性導電膜で接着することにより、容易に、接続電極４１１と接続電極４２１、接続電極４１２と接続電極４２２とが、それぞれ電気的に接続するように位置合わせをしつつ、被転写層４１と被転写層４２とを接着（接合）することができる。
【０１２７】
なお、この３次元デバイス１０の基板（転写側基板）２１は、図４〜図８中の転写体６に相当する。
【０１２８】
また、３次元デバイス１０の被転写層４１および４２としては、例えば、前述した被転写層４として例示した種々のものが挙げられる。
【０１２９】
具体的には、被転写層４１および４２は、ＤＲＡＭ（ダイナミックＲＡＭ）、ＳＲＡＭ（スタティックＲＡＭ）、Ｅ２ ＰＲＯＭ、ＲＯＭ等のメモリやメモリセルアレイ、ＣＰＵ等のロジック回路、光センサー、磁気センサー等のセンサー等とすることができる。なお、被転写層４１および４２が前記のものに限定されないのは、言うまでもない。
【０１３０】
また、被転写層４１と被転写層４２は、同一でもよく、また、異なっていてもよい。
【０１３１】
被転写層４１と被転写層４２とが同一の場合としては、例えば、被転写層４１および被転写層４２の両方をメモリやメモリセルアレイとすることができる。これにより大容量のメモリ（大規模メモリ）が実現する。
【０１３２】
また、前記の他、例えば、被転写層４１および被転写層４２の両方をロジック回路とすることもできる。これにより大規模のロジック回路（大規模ロジック回路）が実現する。
【０１３３】
また、被転写層４１と被転写層４２とが異なる場合としては、例えば、被転写層４１および被転写層４２のうちの一方をメモリやメモリセルアレイとし、他方をロジック回路とすることができる。すなわち、３次元デバイス１０は、メモリとロジック回路とを混載（一体化）したシステムＩＣ（例えば、システムＬＳＩ）となる。
【０１３４】
このような場合、本発明によれば、被転写層４１と被転写層４２を異なるデザインルール（最小線幅）で形成することができる。また、被転写層４１と被転写層４２を異なるデザインパラメータで形成することができる。また、被転写層４１と被転写層４２を異なる製造プロセスで形成することができる。従来では、積層された層同士で、このような条件を変えることは、不可能または困難であった。
【０１３５】
前記システムＩＣにおけるメモリやメモリセルアレイの最小線幅は、例えば、０．３５μm （μm ルール）程度とされ、ロジック回路の最小線幅は、例えば、０．５μm （μm ルール）程度とされる（メモリやメモリセルアレイの最小線幅は、ロジック回路の最小線幅より小さい）。また、これとは逆に、メモリやメモリセルアレイの最小線幅をロジック回路の最小線幅より大きくしてもよい。
【０１３６】
前記３次元デバイス１０は、前述した薄膜構造の転写方法により、例えば、下記のようにして製造する。
【０１３７】
〈Ａ１〉 図１０に示すように、基板（元基板）１の片面に、分離層２を形成する。また、図１１に示すように、基板（元基板）１の片面に、分離層２を形成する。
【０１３８】
〈Ａ２〉 図１０および図１１に示すように、各基板１の分離層２の上に、それぞれ、中間層（下地層）３を形成する。
【０１３９】
〈Ａ３〉 図１０に示すように、中間層３の上に、第１の被転写層（第１の薄膜デバイス層）４１を形成する。また、図１１に示すように、中間層３の上に、第２の被転写層（第２の薄膜デバイス層）４２を形成する。
【０１４０】
被転写層４１のＫ部分（図１０において一点鎖線で囲まれている部分）の拡大断面図を図１０中に示す。
【０１４１】
図１０に示すように、被転写層４１は、例えば、中間層３（例えば、ＳｉＯ２膜）上に形成された薄膜トランジスタ（ＴＦＴ）６０を有している。
【０１４２】
この薄膜トランジスタ６０は、ポリシリコン層にｎ型またはｐ型不純物を導入して形成されたソース層（ｎ＋ またはｐ＋ 層）６１およびドレイン層（ｎ＋ またはｐ＋ 層）６２と、チャネル層６３と、ゲート絶縁膜６４と、ゲート電極６５と、層間絶縁膜６６と、例えばアルミニウムからなる電極６７および６８と、保護膜６９とで構成されている。
【０１４３】
この薄膜トランジスタ６０の保護膜６９の図１０中下側には、接続電極４１１が形成されている。この接続電極４１１は、保護膜６９に形成されたコンタクトホールを経由して、電極６８に電気的に接続されている。
【０１４４】
また、被転写層４２のＫ部分（図１１において一点鎖線で囲まれている部分）の拡大断面図を図１１中に示す。
【０１４５】
図１１に示すように、被転写層４２は、例えば、中間層３（例えば、ＳｉＯ２膜）上に形成された薄膜トランジスタ（ＴＦＴ）６０を有している。
【０１４６】
この薄膜トランジスタ６０は、ポリシリコン層にｎ型またはｐ型不純物を導入して形成されたソース層（ｎ＋ またはｐ＋ 層）６１およびドレイン層（ｎ＋ またはｐ＋ 層）６２と、チャネル層６３と、ゲート絶縁膜６４と、ゲート電極６５と、層間絶縁膜６６と、例えばアルミニウムからなる電極６７および６８と、保護膜６９とで構成されている。
【０１４７】
この薄膜トランジスタ６０の保護膜６９の図１１中上側には、接続電極４２１が形成されている。この接続電極４２１は、保護膜６９に形成されたコンタクトホールを経由して、電極６７に電気的に接続されている。
【０１４８】
なお、電極４１２の近傍の被転写層４１および電極４２２の近傍の被転写層４２の構成は、前記とほぼ同様であるので、説明を省略する。
【０１４９】
本発明では、被転写層４１を図示しない１枚の基板（例えば、ガラス製基板）に多数同時に形成し、それを切り出してもよい。同様に、被転写層４２を図示しない１枚の基板（例えば、ガラス製基板）に多数同時に形成し、それを切り出してもよい。
【０１５０】
この場合、例えば、被転写層４１、４２が形成された基板をそれぞれプローブ装置にセットし、各被転写層４１、４２の接続電極や図示しない端子に触針をコンタクトして、各被転写層４１、４２の電気的特性検査を実施する。そして、不良と判定された被転写層４１、４２にはインカーまたはスクラッチ針等でマーキングする。
【０１５１】
その後、各被転写層４１、４２を個々にダイシングする。この際、マーキングの有無により、個々の被転写層４１、４２を、不良品と良品とに選別しておく。なお、ダイシング後に、個々の被転写層４１、４２の電気的特性検査を実施しても良い。
【０１５２】
また、本発明では、被転写層４１と被転写層４２とを同時に製造してもよく、特に、同一の基板（元基板）１上に、同時に製造してもよい。これにより、工程数を減少させることができる。
【０１５３】
〈Ａ４〉 図１２に示すように、前記基板１上に形成した被転写層４１と、基板（転写側基板）２１とを接着層５を介して接着（接合）する。
【０１５４】
〈Ａ５〉 図１２に示すように、基板１の裏面側（照射光入射面１２側）から照射光７を照射する。前述したように、この照射光７は、基板１を透過した後、分離層２に照射され、これにより、分離層２に層内剥離および／または界面剥離が生じ、結合力が減少または消滅する。
【０１５５】
そして、基板１と基板２１とを離間させる。これにより、図１３に示すように、被転写層４１が基板１から離脱して、基板２１へ転写される。
【０１５６】
〈Ａ６〉 図１３に示すように、被転写層４１上の中間層３や分離層２を、例えば洗浄、エッチング、アッシング、研磨等の方法またはこれらを組み合わせた方法により除去する。なお、必要に応じて、接続電極４１１、４１２が露出する程度に、前記中間層３を残してもよい。
【０１５７】
また、分離層２の層内剥離の場合には、基板１に付着している分離層２も同様に除去する。
【０１５８】
なお、基板１が石英ガラスのような高価な材料、希少な材料で構成されている場合等には、基板１は、好ましくは再利用（リサイクル）に供される。換言すれば、再利用したい基板１に対し、本発明を適用することができ、有用性が高い。
【０１５９】
以上のような各工程を経て、被転写層４１の基板２１への転写が完了する。その後、他の任意の層の形成等を行うこともできる。
【０１６０】
〈Ａ７〉 図１４に示すように、対応する接続電極同士が対向、すなわち、接続電極４１１と接続電極４２１とが対向し、かつ接続電極４１２と接続電極４２２とが対向するように位置決めしつつ、前記基板１上に形成した被転写層４２と、前記基板２１に転写した被転写層４１とを導電性接着層２２を介して接着（接合）する。
【０１６１】
この導電性接着層２２としては、前述したように、異方性導電膜が好ましいが、本発明は、それに限定されるものではない。
【０１６２】
異方性導電膜で接着する際は、被転写層４１と被転写層４２との間に所定の導電性接着剤を充填（配置）し、その導電性接着剤を図１４中縦方向に加圧しつつ硬化させる。これにより、被転写層４１と被転写層４２とが導電性接着層２２を介して接着されるとともに、この導電性接着層２２中の図示しない導電粒子が図１４中縦方向につながり（接触し）、接続電極４１１と接続電極４２１、接続電極４１２と接続電極４２２が、それぞれ、前記導電粒子を介して電気的に接続される。
【０１６３】
〈Ａ８〉 図１４に示すように、基板１の裏面側（照射光入射面１２側）から照射光７を照射する。前述したように、この照射光７は、基板１を透過した後、分離層２に照射され、これにより、分離層２に層内剥離および／または界面剥離が生じ、結合力が減少または消滅する。
【０１６４】
そして、基板１と基板２１とを離間させる。これにより、図１５に示すように、被転写層４２が基板１から離脱して、被転写層４１上へ転写される。
【０１６５】
なお、被転写層４１、４２および導電性接着層２２のＫ部分（図１５において一点鎖線で囲まれている部分）の拡大断面図を図１５中に示す。
【０１６６】
〈Ａ９〉 図１５に示すように、被転写層４２上の中間層３や分離層２を、例えば洗浄、エッチング、アッシング、研磨等の方法またはこれらを組み合わせた方法により除去する。なお、必要に応じて、前記中間層３を残してもよい。
【０１６７】
また、分離層２の層内剥離の場合には、基板１に付着している分離層２も同様に除去する。
【０１６８】
なお、基板１が石英ガラスのような高価な材料、希少な材料で構成されている場合等には、基板１は、好ましくは再利用（リサイクル）に供される。換言すれば、再利用したい基板１に対し、本発明を適用することができ、有用性が高い。
【０１６９】
以上のような各工程を経て、被転写層４２の被転写層４１上への転写、すなわち、被転写層４２と被転写層４１の積層が完了する。その後、他の任意の層の形成等を行うこともできる。
【０１７０】
以上説明したように、本発明の３次元デバイス１０は、薄膜デバイス層を転写（転写法）により積層して形成されるので、容易に、３次元デバイス（例えば、３次元ＩＣ）を製造することができる。
【０１７１】
特に、各薄膜デバイス層をそれぞれ単独で作れるので、従来のような下層（下側の薄膜デバイス層）への悪影響を考慮することがなく、製造条件の自由度が広い。
【０１７２】
そして、本発明の３次元デバイス１０では、複数の薄膜デバイス層を積層するので、集積度を向上することができる。すなわち、比較的緩いデザインルールでも比較的狭い面積にＩＣ（例えば、ＬＳＩ）等を形成することができる。
【０１７３】
例えば、３次元デバイス１０がメモリを有する場合（例えば、被転写層４１および４２の両方がメモリの場合）には、メモリの大容量化を図ることができる。また、３次元デバイス１０がロジック回路を有する場合（例えば、被転写層４１および４２の両方がロジック回路の場合）には、ロジック回路の大規模化を図ることができる。
【０１７４】
また、本発明では、各薄膜デバイス層を一旦、異なる基板上に形成することができるので、各薄膜デバイス層を任意のデバイスパラメータ（例えば、ゲート線幅、ゲート絶縁膜の膜厚、デザインルール、製造時の温度等の製造条件）で形成することができる。このため、各薄膜デバイス層をそれぞれ最適なデバイスパラメータで形成することができ、これにより信頼性が高く、高性能の３次元デバイス１０を提供することができる。
【０１７５】
例えば、３次元デバイス１０がメモリとロジック回路とを混載（一体化）したシステムＩＣ（例えば、システムＬＳＩ）の場合、そのシステムＩＣを製造するときに、メモリとロジック回路とをそれぞれに応じたプロセスで形成することができるので、製造が容易であり、生産性が高く、量産に有利である。
【０１７６】
また、各薄膜デバイス層の一端に、接続電極（接続用の端子）を形成するので、隣接する薄膜デバイス層同士を、容易かつ確実に、電気的に接続することができ、これにより３次元デバイス１０の３次元化を図ることができる（３次元方向の回路を構成することができる）。
【０１７７】
また、層毎に良品の薄膜デバイス層のみを選別して積層することができるので、同一基板上に各層を順次形成（直接各層を形成）して３次元デバイスを製造する場合に比べ、歩留りが高い。
【０１７８】
また、基板（転写側基板）２１を選ばず、種々の基板２１への転写が可能となる。すなわち、薄膜デバイス層を直接形成することができないかまたは形成するのに適さない材料、成形が容易な材料、安価な材料等で構成されたもの等に対しても、転写によりそれを形成することができる。換言すれば、基板２１に自由度があるので、例えば、可撓性の基板上にＩＣを形成することができ、このため、容易にＩＣカード等を製造することができる。
【０１７９】
また、基板（元基板）１として、比較的価格が低く、かつ大面積のガラス製基板を用いることができるので、コストを低減することができる。
【０１８０】
なお、前述した実施例では、被転写層（薄膜デバイス層）４１および４２の転写の回数は、それぞれ１回であるが、本発明では、被転写層４１と被転写層４２とを積層することができれば、被転写層４１の転写の回数は、２回以上であってもよく、また、被転写層４２の転写の回数は、２回以上であってもよい。
【０１８１】
例えば、被転写層の転写回数を２回とする場合には、基板１上の被転写層を、基板１および基板２１以外の図示しない第３の基板上に転写し、この後、その第３の基板上の被転写層を基板２１上に転写する。なお、前記第３の基板には、前述した分離層２等が形成されている。
【０１８２】
被転写層の転写回数が偶数回であれば、最後の転写体である基板（転写側基板）２１に形成された被転写層の表・裏の位置関係を、最初に基板（元基板）１に被転写層を形成した状態と同じにすることができる。
【０１８３】
また、本発明では、基板（転写側基板）２１上に被転写層４１を直接形成し、前述した転写方法により、この被転写層４１上に被転写層４２を転写して、３次元デバイス１０を製造してもよい。
【０１８４】
また、本発明では、被転写層（薄膜デバイス層）を３層以上積層してもよい。被転写層（薄膜デバイス層）の層数を増加することにより、集積度をより高めることができる。
【０１８５】
例えば、３次元デバイス１０の被転写層（薄膜デバイス層）の層数を３層にして、隣接する被転写層同士を電気的に接続する場合には、図１６に示すように、第１の被転写層（第１の薄膜デバイス層）４１と第２の被転写層（第２の薄膜デバイス層）４２との間に位置する第３の被転写層（第３の薄膜デバイス層）４３の両端に接続電極（接続用の端子）を形成する。すなわち、被転写層４３の一端（図１６中下側）に、接続電極４３１および４３２を形成し、他端（図１６中上側）に接続電極４３３および４３４を形成する。
【０１８６】
そして、被転写層４１の接続電極４１１と被転写層４３の接続電極４３１とを導電性接着層２２を介して電気的に接続し、被転写層４１の接続電極４１２と被転写層４３の接続電極４３２とを導電性接着層２２を介して電気的に接続する。同様に、被転写層４３の接続電極４３３と被転写層４２の接続電極４２１とを導電性接着層２３を介して電気的に接続し、被転写層４３の接続電極４３４と被転写層４２の接続電極４２２とを導電性接着層２３を介して電気的に接続する。
【０１８７】
導電性接着層２３としては、導電性接着層２２と同様の理由で、異方性導電膜が好ましい。
【０１８８】
また、本発明では、接続電極４３１と接続電極４３３、接続電極４３２と接続電極４３４が、直接、電気的に接続されていてもよい。この場合には、接続電極４１１と接続電極４２１とが、導電性接着層２２、接続電極４３１、４３３および導電性接着層２３を介して電気的に接続し、接続電極４１２と接続電極４２２とが、導電性接着層２２、接続電極４３２、４３４および導電性接着層２３を介して電気的に接続する。
【０１８９】
被転写層４１、４２および４３の積層は、それぞれ、前述したように、薄膜構造の転写法により行う。
【０１９０】
なお、被転写層（薄膜デバイス層）を３層以上積層する場合、各層がすべて同一でもよく、また、各層がすべて異なっていてもよく、また、一部の層のみが同一であってもよい。
【０１９１】
次に、本発明の３次元デバイスの第２実施例を説明する。
【０１９２】
図１７は、本発明の３次元デバイスの第２実施例を模式的に示す断面図である。なお、前述した第１実施例との共通点については、説明を省略し、主な相違点を説明する。
【０１９３】
図１７に示す３次元デバイス１０も前述した第１実施例と同様に、薄膜構造の転写方法により製造する。
【０１９４】
但し、この３次元デバイス１０では、前記工程〈Ａ７〉において、第１の被転写層（第１の薄膜デバイス層）４１の接続電極４１１と第２の被転写層（第２の薄膜デバイス層）４２の接続電極４２１とを接触させて、これらを電気的に接続し、被転写層４１の接続電極４１２と被転写層４２の接続電極４２２を接触させて、これらを電気的に接続するとともに、被転写層４１と被転写層４２とを接着層２４を介して接着（接合）する。
【０１９５】
この第２実施例でも前述した第１実施例と同様の効果が得られる。
【０１９６】
なお、本発明では、被転写層４１と被転写層４２との接着（接合）の方法と、対応する接続電極同士を電気的に接続する方法は、それぞれ、前述した第１実施例および第２実施例には限定されない。
【０１９７】
例えば、接続電極４１１と接続電極４２１、接続電極４１２と接続電極４２２をそれぞれ接触させ、これらを加熱し、接触面を一旦溶融し、固化させることにより、対応する接続電極同士を固着させてもよい。これにより、対応する接続電極同士が電気的に接続するとともに、被転写層４１と被転写層４２とが接合する。
【０１９８】
また、接続電極４１１と接続電極４２１との間と、接続電極４１２と接続電極４２２との間とに、それぞれ半田（導電性のろう材）を配置し、これらの半田を加熱し、一旦溶融させ、固化させてもよい。これにより、対応する接続電極同士が半田を介して電気的に接続するとともに、被転写層４１と被転写層４２とが半田を介して接着（接合）する。
【０１９９】
次に、本発明の３次元デバイスの第３実施例を説明する。
【０２００】
図１８は、本発明の３次元デバイスの第３実施例を模式的に示す断面図である。なお、前述した第１実施例との共通点については、説明を省略し、主な相違点を説明する。
【０２０１】
図１８に示す３次元デバイス１０も前述した第１実施例と同様に、薄膜構造の転写方法により製造する。
【０２０２】
この３次元デバイス１０の第１の被転写層（第１の薄膜デバイス層）４１の一端（図１８中上側）には、発光部（発光素子）４１３および受光部（受光素子）４１４が形成されている。
【０２０３】
また、第２の被転写層（第２の薄膜デバイス層）４２の一端（図１８中下側）には、発光部（発光素子）４２３および受光部（受光素子）４２４が形成されている。
【０２０４】
この３次元デバイス１０では、前記工程〈Ａ７〉において、対応する発光部と受光部とが対向、すなわち、発光部４１３と受光部４２４とが対向し、かつ発光部４２３と受光部４１４とが対向するように位置決めしつつ、被転写層４１と被転写層４２とを実質的に透明の（発光部４１３および４２３からの光に対して光透過性を有する）接着層２５を介して接着（接合）する。
【０２０５】
この３次元デバイス１０における発光部４１３および４２３としては、例えば、有機ＥＬ素子を用いることができる。
【０２０６】
図１９は、有機ＥＬ素子の構成例を示す断面図である。
【０２０７】
同図に示すように、有機ＥＬ素子３０は、隔壁（バンク）３４と、この隔壁３４の内側に形成された透明電極３１および発光層（有機ＥＬ）３２と、金属電極３３とで構成されている。
【０２０８】
この場合、透明電極３１上に発光層３２が形成され、隔壁３４および発光層３２上に金属電極３３が形成されている。
【０２０９】
透明電極３１は、例えば、ＩＴＯ等で構成される。
【０２１０】
また、発光層３２は、例えば、主として発光層３２を形成する共役系高分子有機化合物の前駆体と、発光層３２の発光特性を変化させるための蛍光色素等を所定の溶媒（極性溶媒）に溶解または分散させた有機ＥＬ素子用組成物（発光層３２用の組成物）を加熱処理し、その有機ＥＬ素子用組成物中の前記前駆体を高分子化した薄膜（固体薄膜）で構成される。
【０２１１】
また、金属電極３３は、例えば、Ａｌ−Ｌｉ等で構成される。
【０２１２】
また、隔壁３４は、例えば、樹脂ブラックレジスト等で構成される。
【０２１３】
被転写層４１および４２には、それぞれ、この有機ＥＬ素子３０を駆動する図示しない駆動部（駆動回路）が形成されている。
【０２１４】
この有機ＥＬ素子３０では、前記駆動回路から透明電極３１と金属電極３３との間に所定の電圧が印加されると、発光層３２に電子および正孔（ホール）が注入され、それらは印加された電圧によって生じる電場により発光層３２中を移動し再結合する。この再結合に際し放出されたエネルギーによりエキシトン（励起子）が生成し、このエキシトンが基底状態へ戻る際にエネルギー（蛍光・リン光）を放出する。すなわち、発光する。なお、上記の現象をＥＬ発光と言う。
【０２１５】
また、この３次元デバイス１０における受光部４１４および４２４としては、例えば、ＰＩＮフォトダイオードを用いることができる。
【０２１６】
図２０は、ＰＩＮフォトダイオードの構成例を示す断面図である。
【０２１７】
同図に示すように、ＰＩＮフォトダイオード５０は、受光部窓電極５１と、ｐ型ａ−ＳｉＣ層（ｐ型半導体層）５２と、ｉ型ａ−Ｓｉ層（半導体層）５３と、ｎ型ａ−ＳｉＣ層（ｎ型半導体層）５４と、受光部上部電極と配線（電気配線）を兼ねたＡｌ−Ｓｉ−Ｃｕ層５５とで構成されている。
【０２１８】
これら受光部窓電極５１、ｐ型ａ−ＳｉＣ層５２、ｉ型ａ−Ｓｉ層５３、ｎ型ａ−ＳｉＣ層５４およびＡｌ−Ｓｉ−Ｃｕ層５５は、図２０中下側からこの順序で積層されている。なお、前記受光部窓電極５１は、例えば、ＩＴＯ等で構成される。
【０２１９】
前述したように、有機ＥＬ素子３０は、該有機ＥＬ素子３０に電気的に接続されている図示しない駆動回路により駆動されて発光する。すなわち、有機ＥＬ素子３０は、光信号（光）を送出（送信）する。
【０２２０】
この有機ＥＬ素子３０からの光は、接着層２５を透過して受光部窓電極５１から入射する。すなわち、ＰＩＮフォトダイオード５０で受光される。
【０２２１】
そして、ＰＩＮフォトダイオード５０からは、受光光量に応じた大きさの電流、すなわち電気信号（信号）が出力される（光信号が電気信号に変換され出力される）。
【０２２２】
このＰＩＮフォトダイオード５０からの信号に基づいて、該ＰＩＮフォトダイオード５０に電気的に接続されている図示しない回路が作動する。
【０２２３】
なお、図１８に示すように、発光部４１３からの光は、接着層２５を透過して受光部４２４で受光され、また、発光部４２３からの光は、接着層２５を透過して受光部４１４で受光される。すなわち、発光部４１３、４２３、受光部４１４および４２４により、被転写層４１と被転写層４２との間で光（光信号）による通信がなされる。
【０２２４】
この第３実施例でも前述した第１実施例と同様の効果が得られる。
【０２２５】
そして、この第３実施例では、層間の信号の伝達は、電気（電気信号）ではなく、光（光信号）で行うように構成されているので、製造が容易であり、特に、集積度をより高めることができる。
【０２２６】
なお、本発明では、発光部４１３および４２３は、有機ＥＬ素子に限らず、例えば、無機ＥＬ素子、発光ダイオード（ＬＥＤ）、半導体レーザ（レーザダイオード）等で構成されていてもよい。
【０２２７】
また、本発明では、受光部４１４および４２４は、ＰＩＮフォトダイオードに限らず、例えば、ＰＮフォトダイオード、アバランシェフォトダイオード等の各種フォトダイオード、フォトトランジスタ、フォトルミネッセンス（有機フォトルミネッセンス、無機フォトルミネッセンス等）等で構成されていてもよい。
【０２２８】
また、本発明では、被転写層（薄膜デバイス層）４１と被転写層（薄膜デバイス層）４２との接着（接合）の方法は、前述した方法に限らない。すなわち、被転写層４１と被転写層４２との間で、光（光信号）による通信が可能なように、被転写層４１と被転写層４２とを接着（接合）することができればよい。
【０２２９】
例えば、被転写層４１と被転写層４２とを部分的に接着（接合）してもよい。この場合、発光部４１３、４２３、受光部４１４および４２４以外の部分で接着（接合）するときは、不透明の接着層で被転写層４１と被転写層４２とを接着（接合）してもよい。
【０２３０】
また、被転写層４１と被転写層４２との間にスペーサ（例えば、柱）を設け、このスペーサを介して被転写層４１と被転写層４２とを接着（接合）してもよい。この場合には、被転写層４１の発光部４１３および受光部４１４と、被転写層４２の受光部４２４および発光部４２３との間に空間が形成される。
【０２３１】
また、被転写層４１の発光部４１３および受光部４１４と、被転写層４２の受光部４２４および発光部４２３とを、それぞれ接触させてもよい。
【０２３２】
また、本発明では、３次元デバイスの被転写層（薄膜デバイス層）の層数を３層以上にする場合には、隣接しない層間において、光（光信号）による通信が可能なように構成してもよい。
【０２３３】
また、本発明では、発光部を発光特性（例えば、発光する光のピーク波長）の異なる複数の発光素子で構成し、受光部を対応する前記発光素子からの光を受光する複数の受光素子で構成してもよい。
【０２３４】
この場合には、複数の情報（信号）を同時に通信することができる。すなわち、多チャンネルの光通信による情報伝達が可能となる。
【０２３５】
また、本発明では、発光特性（例えば、発光する光のピーク波長）の異なる複数の発光部を設け、対応する前記発光部からの光を受光する複数の受光部を設けてもよい。
【０２３６】
また、本発明では、少なくとも１つの所定の被転写層（薄膜デバイス層）内において、前記被転写層（薄膜デバイス層）間のような光（光信号）による通信がなされるように構成してもよい。
【０２３７】
なお、前述した第１〜第３実施例のそれぞれにおいて、必要に応じて、外部（例えば、外部装置や搭載基板等）と電気的に接続するための端子（接続端子）が、任意の位置に設けられていてもよい。
【０２３８】
例えば、基板２１上に前記接続端子を設け、この接続端子と被転写層（薄膜デバイス層）４１とを電気的に接続する場合には、被転写層４１の図９、図１６、図１７、図１８中下側の端部に、図示しない接続電極（接続用の端子）を形成する。そして、この接続電極と前記接続端子とが電気的に接続するように、基板２１と被転写層４１とを接着（接合）する。この基板２１と被転写層４１との接着（接合）は、例えば、前述した被転写層４１と被転写層４２の接着（接合）のようにすればよい。
【０２３９】
次に、本発明の３次元デバイスの第４実施例を説明する。
【０２４０】
図２１は、本発明の３次元デバイスの第４実施例を模式的に示す図である。なお、前述した第１〜第３実施例との共通点については、説明を省略し、主な相違点を説明する。
【０２４１】
図２１に示す第４実施例の３次元デバイスは、メモリＩＣ（メモリ装置）である。メモリＩＣ１０ａは、基板（転写側基板）２１と、この基板２１上に積層されたメモリセルアレイ７１と、メモリセルアレイ７２と、メモリセルアレイ７３とを有している。
【０２４２】
各メモリセルアレイ７１、７２および７３は、それぞれ、前述した薄膜構造の転写法により、図２１中下側からこの順序で積層されている。すなわち、各メモリセルアレイ７１、７２および７３は、それぞれ、被転写層（薄膜デバイス層）である。
【０２４３】
この場合、基板２１とメモリセルアレイ７１、メモリセルアレイ７１とメモリセルアレイ７２、メモリセルアレイ７２とメモリセルアレイ７３は、それぞれ、前述した第１〜第３実施例のいずれの方法で接着（接合）されていてもよい。
【０２４４】
すなわち、前述した第１または第２実施例と同様に、所定の層同士が電気的に接続されていてもよく、また、前述した第３実施例と同様に、所定の層間で光（光信号）による通信が可能なようになっていてもよい。
【０２４５】
メモリセルアレイ７１、７２および７３は、それぞれ、後述するメモリセルが行列状に配列されたものである。そして、本実施例では、メモリセルアレイ７１、７２および７３は、それぞれ、ＳＲＡＭで構成されている。
【０２４６】
図２２は、前記ＳＲＡＭのメモリセル（１セル）の構成例を示す回路図である。
【０２４７】
図２２に示すように、このＳＲＡＭのメモリセル８０は、ＣＭＯＳ型のＳＲＡＭのメモリセルであり、ｎＭＯＳ薄膜トランジスタ（ＴＦＴ）８１と、ｎＭＯＳ薄膜トランジスタ（ＴＦＴ）８２と、ｐＭＯＳ薄膜トランジスタ（ＴＦＴ）８３と、ｎＭＯＳ薄膜トランジスタ（ＴＦＴ）８４と、ｐＭＯＳ薄膜トランジスタ（ＴＦＴ）８５と、ｎＭＯＳ薄膜トランジスタ（ＴＦＴ）８６と、これらの接続線とで構成されている。
【０２４８】
ｎＭＯＳ薄膜トランジスタ８１のゲートは、ワード線８９に接続されており、ｎＭＯＳ薄膜トランジスタ８１のソースまたはドレインは、第１のビット線（データ線）８７に接続されている。
【０２４９】
また、ｎＭＯＳ薄膜トランジスタ８２のゲートは、ワード線８９に接続されており、ｎＭＯＳ薄膜トランジスタ８２のソースまたはドレインは、第２のビット線（データ線）８８に接続されている。
【０２５０】
このメモリセル８０では、ｐＭＯＳ薄膜トランジスタ８３とｎＭＯＳ薄膜トランジスタ８４とで、第１のインバータ回路（ＮＯＴ回路）が構成され、ｐＭＯＳ薄膜トランジスタ８５とｎＭＯＳ薄膜トランジスタ８６とで、第２のインバータ回路（ＮＯＴ回路）が構成されている。そして、これら第１のインバータ回路および第２のインバータ回路で、フリップフロップ回路が構成されている。
【０２５１】
なお、本発明では、メモリセルアレイ７１、７２および７３は、ＳＲＡＭのメモリセルアレイに限らず、この他、例えば、ＤＲＡＭ等の各種ＲＡＭ、ＥＰＲＯＭ、Ｅ２ ＰＲＯＭ、、フラッシュメモリ、マスクＲＯＭ等の各種ＲＯＭ等の各種メモリのメモリセルアレイであってもよい。
【０２５２】
このメモリＩＣ１０ａ（第４実施例）でも前述した第１〜第３実施例と同様の効果が得られる。
【０２５３】
特に、このメモリＩＣ１０ａでは、複数のメモリセルアレイが積層されるので、大容量のメモリＩＣ（大規模メモリＩＣ）が得られる。換言すれば、同一容量（同一規模）のメモリＩＣを製造する場合、狭い面積にそのメモリＩＣを形成することができるので、メモリＩＣの小型化を図ることができる。
【０２５４】
なお、本発明では、メモリセルアレイの層数、すなわちメモリセルアレイを構成する被転写層（薄膜デバイス層）の層数は、３層に限らず、２層または４層以上であってもよい。
【０２５５】
次に、本発明の３次元デバイスの第５実施例を説明する。
【０２５６】
図２３は、本発明の３次元デバイスの第５実施例を模式的に示す斜視図である。なお、図２１に示す前述した第４実施例との共通点については、説明を省略し、主な相違点を説明する。
【０２５７】
図２３に示す第５実施例の３次元デバイスは、メモリＩＣである。メモリＩＣ１０ａは、基板（転写側基板）２１と、この基板２１上に積層されたメモリ７４と、メモリセルアレイ７２と、メモリセルアレイ７３とを有している。
【０２５８】
メモリ７４、メモリセルアレイ７２および７３は、それぞれ、前述した薄膜構造の転写法により、図２３中下側からこの順序で積層されている。すなわち、メモリ７４、メモリセルアレイ７２および７３は、それぞれ、被転写層（薄膜デバイス層）である。
【０２５９】
メモリ７４は、主に、メモリセルアレイ７１と、データの入出力を制御する入出力制御回路（Ｉ／Ｏ）７４１と、目的のメモリセルの行アドレス（行方向のアドレス）を指定する行デコーダ７４２と、目的のメモリセルの列アドレス（列方向のアドレス）を指定する列デコーダ７４３とで構成されている。
【０２６０】
このメモリＩＣ１０ａでは、メモリセルアレイ７１、７２および７３で、１つのメモリセルアレイが構成されている。
【０２６１】
そして、これらメモリセルアレイ７１、７２および７３は、すべて、入出力制御回路７４１、行デコーダ７４２および列デコーダ７４３により、駆動される。従って、このメモリＩＣ１０ａでは、メモリ７４、メモリセルアレイ７２および７３で、１つのメモリが構成される。
【０２６２】
このメモリＩＣ１０ａ（第５実施例）でも前述した第４実施例と同様の効果が得られる。
【０２６３】
なお、本発明では、メモリセルアレイの層数、すなわちメモリセルアレイを構成する被転写層（薄膜デバイス層）の層数は、２層に限らず、１層または３層以上であってもよい。換言すれば、本発明では、メモリセルアレイを構成する被転写層（薄膜デバイス層）と、メモリを構成する被転写層（薄膜デバイス層）の合計の層数が、２層以上であればよい。
【０２６４】
次に、本発明の３次元デバイスの第６実施例を説明する。
【０２６５】
図２４は、本発明の３次元デバイスの第６実施例を模式的に示す斜視図である。なお、図２１に示す前述した第４実施例との共通点については、説明を省略し、主な相違点を説明する。
【０２６６】
図２４に示す第６実施例の３次元デバイスは、メモリＩＣである。メモリＩＣ１０ａは、基板（転写側基板）２１と、この基板２１上に積層されたメモリ７４と、メモリ７５と、メモリ７６とを有している。
【０２６７】
各メモリ７４、７５および７６は、それぞれ、前述した薄膜構造の転写法により、図２４中下側からこの順序で積層されている。すなわち、各メモリ７４、７５および７６は、それぞれ、被転写層（薄膜デバイス層）である。
【０２６８】
メモリ７４は、主に、メモリセルアレイ７１と、データの入出力を制御する入出力制御回路（Ｉ／Ｏ）７４１と、目的のメモリセルの行アドレス（行方向のアドレス）を指定する行デコーダ７４２と、目的のメモリセルの列アドレス（列方向のアドレス）を指定する列デコーダ７４３とで構成されている。
【０２６９】
このメモリセルアレイ７１は、入出力制御回路７４１、行デコーダ７４２および列デコーダ７４３により、駆動される。
【０２７０】
また、メモリ７５は、前記メモリ７４と同様に、主に、メモリセルアレイ７２と、入出力制御回路（Ｉ／Ｏ）７５１と、行デコーダ７５２と、列デコーダ７５３とで構成されている。
【０２７１】
このメモリセルアレイ７２は、入出力制御回路７５１、行デコーダ７５２および列デコーダ７５３により、駆動される。
【０２７２】
また、メモリ７６は、前記メモリ７４と同様に、主に、メモリセルアレイ７３と、入出力制御回路（Ｉ／Ｏ）７６１と、行デコーダ７６２と、列デコーダ７６３とで構成されている。
【０２７３】
このメモリセルアレイ７３は、入出力制御回路７６１、行デコーダ７６２および列デコーダ７６３により、駆動される。
【０２７４】
このメモリＩＣ１０ａ（第６実施例）でも前述した第４実施例と同様の効果が得られる。
【０２７５】
なお、本発明では、メモリの層数、すなわちメモリを構成する被転写層（薄膜デバイス層）の層数は、３層に限らず、２層または４層以上であってもよい。
【０２７６】
次に、本発明の３次元デバイスの第７実施例を説明する。
【０２７７】
図２５は、本発明の３次元デバイスの第７実施例を模式的に示す図である。なお、図２１〜図２３に示す前述した第４〜第６実施例との共通点については、説明を省略し、主な相違点を説明する。
【０２７８】
図２５に示す第７実施例の３次元デバイスは、システムＩＣ（システムＬＳＩ）である。システムＩＣ（システムＬＳＩ）１０ｂは、基板（転写側基板）２１と、この基板２１上に積層されたロジック回路７７と、メモリ７４とを有している。
【０２７９】
ロジック回路７７およびメモリ７４は、それぞれ、前述した薄膜構造の転写法により、図２５中下側からこの順序で積層されている。すなわち、ロジック回路７７およびメモリ７４は、それぞれ、被転写層（薄膜デバイス層）である。
【０２８０】
ロジック回路７７は、例えば、ＣＰＵ等で構成される。
【０２８１】
そして、メモリ７４は、このロジック回路７７により駆動制御される。
【０２８２】
このシステムＩＣ１０ｂ（第７実施例）でも前述した第４〜第６実施例と同様の効果が得られる。
【０２８３】
特に、このシステムＩＣ１０ｂでは、ロジック回路７７とメモリ７４とをそれぞれに応じた（適した）デザインパラメータ、デザインルール（最小線幅）、製造プロセスで形成することができる。すなわち、ロジック回路７７とメモリ７４とを異なるデザインパラメータ、異なるデザインルール、異なる製造プロセスで形成することができる。
【０２８４】
なお、本発明では、ロジック回路の層数、すなわちロジック回路を構成する被転写層（薄膜デバイス層）の層数は、１層に限らず、２層以上であってもよい。
【０２８５】
また、本発明では、メモリの層数、すなわちメモリを構成する被転写層（薄膜デバイス層）の層数は、１層に限らず、２層以上であってもよい。
【０２８６】
次に、本発明の３次元デバイスの第８実施例を説明する。
【０２８７】
図２６は、本発明の３次元デバイスの第８実施例を模式的に示す図である。なお、図２５に示す前述した第７実施例との共通点については、説明を省略し、主な相違点を説明する。
【０２８８】
図２６に示す第８実施例の３次元デバイスは、システムＩＣ（システムＬＳＩ）である。システムＩＣ（システムＬＳＩ）１０ｂは、基板（転写側基板）２１と、この基板２１上に積層されたロジック回路７７と、メモリセルアレイ７１とを有している。
【０２８９】
ロジック回路７７およびメモリセルアレイ７１は、それぞれ、前述した薄膜構造の転写法により、図２６中下側からこの順序で積層されている。すなわち、ロジック回路７７およびメモリセルアレイ７１は、それぞれ、被転写層（薄膜デバイス層）である。
【０２９０】
メモリセルアレイ７１は、ロジック回路７７により駆動制御される。
【０２９１】
すなわち、ロジック回路７７は、メモリセルアレイ７１に対し、データの入出力を制御する図示しない入出力制御回路（Ｉ／Ｏ）と、目的のメモリセルの行アドレス（行方向のアドレス）を指定する図示しない行デコーダと、目的のメモリセルの列アドレス（列方向のアドレス）を指定する図示しない列デコーダとを有している。
【０２９２】
このロジック回路７７は、例えば、ＣＰＵ等で構成される。
【０２９３】
このシステムＩＣ１０ｂ（第８実施例）でも前述した第７実施例と同様の効果が得られる。
【０２９４】
なお、本発明では、ロジック回路の層数、すなわちロジック回路を構成する被転写層（薄膜デバイス層）の層数は、１層に限らず、２層以上であってもよい。
【０２９５】
また、本発明では、メモリセルアレイの層数、すなわちメモリセルアレイを構成する被転写層（薄膜デバイス層）の層数は、１層に限らず、２層以上であってもよい。
【０２９６】
次に、本発明の３次元デバイスの第９実施例を説明する。
【０２９７】
図２７は、本発明の３次元デバイスの第９実施例を模式的に示す図である。なお、図２１〜図２３に示す前述した第４〜第６実施例との共通点については、説明を省略し、主な相違点を説明する。
【０２９８】
図２７に示す第９実施例の３次元デバイスは、ＩＣ（ＬＳＩ）である。ＩＣ（ＬＳＩ）１０ｃは、基板（転写側基板）２１と、この基板２１上に積層されたロジック回路７７と、ロジック回路７８とを有している。
【０２９９】
ロジック回路７７および７８は、それぞれ、前述した薄膜構造の転写法により、図２７中下側からこの順序で積層されている。すなわち、ロジック回路７７および７８は、それぞれ、被転写層（薄膜デバイス層）である。
【０３００】
各ロジック回路７７および７８は、それぞれ、例えば、ＣＰＵ等で構成される。
【０３０１】
このＩＣ１０ｃ（第９実施例）でも前述した第４〜第６実施例と同様の効果が得られる。
【０３０２】
特に、このＩＣ１０ｃでは、複数のロジック回路が積層されるので、大規模のロジック回路、すなわち、大規模のＩＣ（ＬＳＩ）が得られる。換言すれば、同一規模のＩＣを製造する場合、狭い面積にそのＩＣを形成することができるので、ＩＣの小型化を図ることができる。
【０３０３】
なお、本発明では、ロジック回路の層数、すなわちロジック回路を構成する被転写層（薄膜デバイス層）の層数は、２層に限らず、３層以上であってもよい。
【０３０４】
上述した第４〜第９実施例において、本発明では、さらに、１または２以上の他の被転写層（薄膜デバイス層）が形成されていてもよい。
【０３０５】
この場合、前記他の被転写層（薄膜デバイス層）の位置は、特に限定されない。
【０３０６】
また、前記他の被転写層（薄膜デバイス層）としては、例えば、光センサー、磁気センサー等の各種センサー等が挙げられる。
【０３０７】
以上、本発明の３次元デバイスを図示の実施例に基づいて説明したが、本発明は、これに限定されるものではない。
【０３０８】
例えば、本発明では、３次元デバイスの被転写層（薄膜デバイス層）の層数を３層以上にする場合には、所定の被転写層間（被転写層同士）を第１実施例または第２実施例等のように電気的に接続し（以下、「電気的に接続」と言う）、他の被転写層間では、第３実施例等のように、光（光信号）による通信が可能（以下、「光学的に接続」と言う）であるように構成してもよい。
【０３０９】
また、本発明では、所定の被転写層間について、その一部を電気的に接続し、残部を光学的に接続してもよい。
【０３１０】
また、本発明では、各被転写層（薄膜デバイス層）のうちの１層または２層以上が、メモリまたはメモリセルアレイを構成する場合、層内に、複数の種類のメモリまたはメモリセルアレイが形成されていてもよい。
【０３１１】
また、本発明では、各被転写層（薄膜デバイス層）のうちの２層以上が、メモリまたはメモリセルアレイを構成する場合、複数の種類のメモリまたはメモリセルアレイが積層されていてもよい。
【０３１２】
また、本発明では、３次元デバイスを構成する複数の被転写層（薄膜デバイス層）のうちの少なくとも１層が前述した薄膜構造の転写方法（転写技術）により転写されていればよい。
【０３１３】
なお、本発明における転写方法は、前述した方法には限らない。
【０３１４】
【発明の効果】
以上説明したように、本発明の３次元デバイスによれば、薄膜デバイス層が転写方法により積層したものであるので、容易に、３次元デバイス（例えば、３次元ＩＣ）を製造することができる。
【０３１５】
特に、各薄膜デバイス層をそれぞれ単独で形成することができるので、従来のような下層（下側の薄膜デバイス層）への悪影響を考慮することがなく、製造条件の自由度が広い。
【０３１６】
そして、本発明では、複数の薄膜デバイス層が積層されているので、集積度を高くすることができる。
【０３１７】
また、本発明では、各薄膜デバイス層を異なる基板上に形成することができるので、各薄膜デバイス層をそれぞれ最適なデバイスパラメータ、最適なデザインルール、最適な製造プロセスで形成することができ、これにより信頼性が高く、高性能のデバイスを提供することができる。
【０３１８】
また、本発明では、層毎に良品の薄膜デバイス層のみを選別して積層することができるので、同一基板上に各層を順次形成（直接各層を形成）して３次元デバイスを製造する場合に比べ、歩留りが高い。
【図面の簡単な説明】
【図１】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図２】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図３】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図４】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図５】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図６】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図７】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図８】本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。
【図９】本発明の３次元デバイスの第１実施例を模式的に示す断面図である。
【図１０】図９に示す３次元デバイスの製造方法の工程を模式的に示す断面図である。
【図１１】図９に示す３次元デバイスの製造方法の工程を模式的に示す断面図である。
【図１２】図９に示す３次元デバイスの製造方法の工程を模式的に示す断面図である。
【図１３】図９に示す３次元デバイスの製造方法の工程を模式的に示す断面図である。
【図１４】図９に示す３次元デバイスの製造方法の工程を模式的に示す断面図である。
【図１５】図９に示す３次元デバイスの製造方法の工程を模式的に示す断面図である。
【図１６】本発明の３次元デバイスの他の構成例を模式的に示す断面図である。
【図１７】本発明の３次元デバイスの第２実施例を模式的に示す断面図である。
【図１８】本発明の３次元デバイスの第３実施例を模式的に示す断面図である。
【図１９】本発明における有機ＥＬ素子の構成例を示す断面図である。
【図２０】本発明におけるＰＩＮフォトダイオードの構成例を示す断面図である。
【図２１】本発明の３次元デバイスの第４実施例を模式的に示す図である。
【図２２】本発明におけるＳＲＡＭのメモリセル（１セル）の構成例を示す回路図である。
【図２３】本発明の３次元デバイスの第５実施例を模式的に示す斜視図である。
【図２４】本発明の３次元デバイスの第６実施例を模式的に示す斜視図である。
【図２５】本発明の３次元デバイスの第７実施例を模式的に示す図である。
【図２６】本発明の３次元デバイスの第８実施例を模式的に示す図である。
【図２７】本発明の３次元デバイスの第９実施例を模式的に示す図である。
【符号の説明】
１ 基板
１１ 分離層形成面
１２ 照射光入射面
２ 分離層
２ａ、２ｂ 界面
３ 中間層
４、４１〜４３ 被転写層
４１１、４１２ 接続電極
４２１、４２２ 接続電極
４１３、４２３ 発光部
４１４、４２４ 受光部
４３１〜４２４ 接続電極
５ 接着層
６ 転写体
７ 照射光
１０ ３次元デバイス
１０ａ メモリＩＣ
１０ｂ システムＩＣ
１０ｃ ＩＣ
２１ 基板
２２、２３ 導電性接着層
２４ 接着層
２５ 透明の接着層
３０ 有機ＥＬ素子
３１ 透明電極
３２ 発光層
３３ 金属電極
３４ 隔壁
５０ ＰＩＮフォトダイオード
５１ 受光部窓電極
５２ ｐ型ａ−ＳｉＣ層
５３ ｉ型ａ−Ｓｉ層
５４ ｎ型ａ−ＳｉＣ層
５５ Ａｌ−Ｓｉ−Ｃｕ層
６０ 薄膜トランジスタ
６１ ソース層
６２ ドレイン層
６３ チャネル層
６４ ゲート絶縁膜
６５ ゲート電極
６６ 層間絶縁膜
６７、６８ 電極
６９ 保護膜
７１〜７３ メモリセルアレイ
７４ メモリ
７４１ 入出力制御回路
７４２ 行デコーダ
７４３ 列デコーダ
７５ メモリ
７５１ 入出力制御回路
７５２ 行デコーダ
７５３ 列デコーダ
７６ メモリ
７６１ 入出力制御回路
７６２ 行デコーダ
７６３ 列デコーダ
７７、７８ ロジック回路
８０ メモリセル
８１、８２ ｎＭＯＳ薄膜トランジスタ
８３、８５ ｐＭＯＳ薄膜トランジスタ
８４、８６ ｎＭＯＳ薄膜トランジスタ
８７、８８ ビット線
８９ ワード線

Claims (17)

  1. 第１基板上に分離層を形成する工程と、
    前記分離層上に中間層を形成する工程と、
    前記中間層上に第１薄膜デバイス層を形成する工程と、
    前記第１薄膜デバイス層を第２基板に接合する工程と、
    前記分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２基板へ転写する工程と、を含み、
    前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものである、
    ことを特徴とする３次元デバイスの製造方法。
  2. 第１基板上に形成された第１薄膜デバイス層を第２基板に接合させつつ、前記第１基板と前記第１薄膜デバイス層との間に位置する分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２基板へ転写する工程と、を含み、
    前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものであり、前記光を照射する際に前記分離層と前記第１薄膜デバイスとの間に中間層が位置するものである、
    ことを特徴とする３次元デバイスの製造方法。
  3. 第１基板上に分離層を形成する工程と、
    前記分離層上に中間層を形成する工程と、
    前記中間層上に第１薄膜デバイス層を形成する工程と、
    前記第１薄膜デバイス層を第２基板上に形成された第２薄膜デバイス層に接合する工程と、
    前記分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２薄膜デバイス層上へ転写する工程と、を含み、
    前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものである、
    ことを特徴とする３次元デバイスの製造方法。
  4. 第１基板上に形成された第１薄膜デバイス層を第２基板上に形成された第２薄膜デバイス層に接合させつつ、前記第１基板と前記第１薄膜デバイス層との間に位置する分離層に光を照射し、前記分離層の層内および／または界面において剥離を生ぜしめ、前記第１薄膜デバイス層を前記第２薄膜デバイス層上へ転写する工程と、を含み、
    前記分離層に光を照射する工程が、照射光を複数回にわけて照射するものであり、前記光を照射する際に前記分離層と前記第１薄膜デバイスとの間に中間層が位置するものである、
    ことを特徴とする３次元デバイスの製造方法。
  5. 請求項１乃至４のいずれか一項に記載の３次元デバイスの製造方法において、
    前記分離層に光を照射する工程が、照射光を複数回にわけて同一箇所に２回以上照射するものである、
    ことを特徴とする３次元デバイスの製造方法。
  6. 請求項１乃至４のいずれか一項に記載の３次元デバイスの製造方法において、
    前記分離層に光を照射する工程が、異なる波長の複数の照射光を複数回にわけて照射するものである、
    ことを特徴とする３次元デバイスの製造方法。
  7. 請求項１乃至４のいずれか一項に記載の３次元デバイスの製造方法において、
    前記光を前記分離層に所定角度傾斜した方向から照射するものである、
    ことを特徴とする３次元デバイスの製造方法。
  8. 請求項１乃至７のいずれか一項に記載の３次元デバイスの製造方法において、
    前記光がレーザ光である、
    ことを特徴とする３次元デバイスの製造方法。
  9. 請求項１乃至８のいずれか一項に記載の３次元デバイスの製造方法において、
    前記中間層が前記光を遮光する遮光層である、
    ことを特徴とする３次元デバイスの製造方法。
  10. 請求項１乃至８のいずれか一項に記載の３次元デバイスの製造方法において、
    前記中間層が前記第１薄膜デバイス層への成分の移動を阻止するバリア層である、
    ことを特徴とする３次元デバイスの製造方法。
  11. 請求項１乃至８のいずれか一項に記載の３次元デバイスの製造方法において、
    前記中間層が前記第１薄膜デバイス層を保護する保護層である、
    ことを特徴とする３次元デバイスの製造方法。
  12. 請求項１乃至８のいずれか一項に記載の３次元デバイスの製造方法において、
    前記中間層が１０ｎｍ〜５μｍの範囲の厚さである、
    ことを特徴とする３次元デバイスの製造方法。
  13. 請求項１乃至８のいずれか一項に記載の３次元デバイスの製造方法において、
    前記第１薄膜デバイスがメモリを含む、
    ことを特徴とする３次元デバイスの製造方法。
  14. 請求項１乃至８のいずれか一項に記載の３次元デバイスの製造方法において、
    前記第１薄膜デバイスがロジックを含む、
    ことを特徴とする３次元デバイスの製造方法。
  15. 請求項１乃至１４のいずれか一項に記載の３次元デバイスの製造方法において、
    前記分離層の剥離が、前記分離層を構成する物質の原子間または分子間の結合力が消失または減少することにより生じるものである、
    ことを特徴とする３次元デバイスの製造方法。
  16. 請求項１乃至１４のいずれか一項に記載の３次元デバイスの製造方法において、
    前記分離層の剥離が、前記分離層を構成する物質から気体が発生することにより生じるものである、
    ことを特徴とする３次元デバイスの製造方法。
  17. 請求項１乃至１６のいずれか一項に記載の３次元デバイスの製造方法において、
    前記分離層が所定のパターンに形成されている、
    ことを特徴とする３次元デバイスの製造方法。
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