JPH11251518A - ３次元デバイス - Google Patents

３次元デバイス

Info

Publication number
JPH11251518A
JPH11251518A JP10049883A JP4988398A JPH11251518A JP H11251518 A JPH11251518 A JP H11251518A JP 10049883 A JP10049883 A JP 10049883A JP 4988398 A JP4988398 A JP 4988398A JP H11251518 A JPH11251518 A JP H11251518A
Authority
JP
Japan
Prior art keywords
layer
thin film
layers
dimensional
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10049883A
Other languages
English (en)
Other versions
JP4085459B2 (ja
Inventor
Tatsuya Shimoda
達也 下田
Satoshi Inoue
聡 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP04988398A priority Critical patent/JP4085459B2/ja
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to EP99905304A priority patent/EP1017100A4/en
Priority to US09/403,543 priority patent/US6846703B2/en
Priority to KR10-1999-7010105A priority patent/KR100529842B1/ko
Priority to CNB998002100A priority patent/CN1238898C/zh
Priority to EP05076780A priority patent/EP1603163A3/en
Priority to PCT/JP1999/000864 priority patent/WO1999045593A1/ja
Priority to TW088103006A priority patent/TW407295B/zh
Publication of JPH11251518A publication Critical patent/JPH11251518A/ja
Application granted granted Critical
Publication of JP4085459B2 publication Critical patent/JP4085459B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/977—Thinning or removal of substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Containers, Films, And Cooling For Superconductive Devices (AREA)
  • Manufacturing Of Magnetic Record Carriers (AREA)
  • Hall/Mr Elements (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】薄膜デバイス層の形成条件の自由度が広く、容
易に製造することができる高性能の３次元デバイスを提
供する。 【解決手段】メモリＩＣ１０ａは、基板（転写側基板）
２１と、この基板２１上に積層されたメモリセルアレイ
７１と、メモリセルアレイ７２と、メモリセルアレイ７
３とを有している。各メモリセルアレイ７１、７２およ
び７３は、それぞれ、薄膜構造の転写法により、図２１
中下側からこの順序で積層されている。前記転写法は、
元基板上に分離層を介して薄膜デバイス層（メモリセル
アレイ）を形成した後、前記分離層に照射光を照射し
て、前記分離層の層内および／または界面において剥離
を生ぜしめ、前記元基板上の薄膜デバイス層を基板２１
側へ転写するものである。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、３次元デバイスに
関するものである。
【０００２】
【従来の技術】従来の３次元ＩＣ等の３次元デバイス
は、下記のようにして製造される。まず、Ｓｉ基板上
に、電界効果トランジスタ（ＦＥＴ）等を含む第１層を
多数工程を経て形成する。次いで、この第１層上に、同
様の第２層を形成する。以下、同様にして、第３層以降
を形成する。
【０００３】しかしながら、従来の３次元デバイスで
は、同一基板上に各層を順次重ねてゆくようにして形成
するので、上層の形成は、下層に悪影響を与えないよう
にしなければならず、製造の際、種々の制約（例えば、
下層が変質しないような温度の上限等）を受ける。
【０００４】また、異なる層を積層してなる３次元デバ
イスの場合、各層を適したデバイスパラメータ（例え
ば、ゲート線幅、ゲート絶縁膜の膜厚、デザインルー
ル、製造時の温度等の製造条件）で形成するのは、非常
に難しい。
【０００５】また、従来の３次元デバイスでは、デバイ
スを構成する基板上に各層を形成するので、用いる基板
は、デバイスの基板としての適合性と、各層を形成する
ときの基板としての適合性とを兼ね備えていなければな
らず、このため、特定の基板しか使用することができ
ず、不利であった。
【０００６】このような理由から、３次元ＩＣ等の３次
元デバイスの実用化は、未だなされていない。
【０００７】
【発明が解決しようとする課題】本発明の目的は、薄膜
デバイス層の形成条件の自由度が広く、容易に製造する
ことができる高性能の３次元デバイスを提供することに
ある。
【０００８】
【課題を解決するための手段】このような目的は、下記
（１）〜（２０）の本発明により達成される。
【０００９】（１） ２次元方向の所定の領域内に配置
される薄膜デバイス層をその厚さ方向に複数積層してな
る３次元デバイスであって、前記各薄膜デバイス層のう
ちの少なくとも１つが、転写法により積層したものであ
ることを特徴とする３次元デバイス。
【００１０】（２） 基体上に、２次元方向に広がる所
定の領域内で回路を構成する薄膜デバイス層をその厚さ
方向に複数積層して３次元方向の回路を構成する３次元
デバイスであって、前記各薄膜デバイス層のうちの少な
くとも１つが、転写法により積層したものであることを
特徴とする３次元デバイス。
【００１１】（３） 前記転写法は、元基板上に分離層
を介して薄膜デバイス層を形成した後、前記分離層に照
射光を照射して、前記分離層の層内および／または界面
において剥離を生ぜしめ、前記元基板上の薄膜デバイス
層を３次元デバイスの基板側へ転写するものである上記
（１）または（２）に記載の３次元デバイス。
【００１２】（４） 前記分離層の剥離は、分離層を構
成する物質の原子間または分子間の結合力が消失または
減少することにより生じる上記（３）に記載の３次元デ
バイス。
【００１３】（５） 前記分離層の剥離は、分離層を構
成する物質から気体が発生することにより生じる上記
（３）に記載の３次元デバイス。
【００１４】（６） 前記照射光は、レーザ光である上
記（３）ないし（５）のいずれかに記載の３次元デバイ
ス。
【００１５】（７） 前記分離層は、非晶質シリコン、
セラミックス、金属または有機高分子材料で構成されて
いる上記（３）ないし（６）のいずれかに記載の３次元
デバイス。
【００１６】（８） 前記薄膜デバイス層は、接続電極
を有し、該接続電極により、隣接する前記薄膜デバイス
層同士が電気的に接続されている上記（１）ないし
（７）のいずれかに記載の３次元デバイス。
【００１７】（９） 前記接続電極は、前記薄膜デバイ
ス層の両面に存在する上記（８）に記載の３次元デバイ
ス。
【００１８】（10） 異方性導電膜を介して隣接する前
記薄膜デバイス層同士が接合されている上記（８）また
は（９）に記載の３次元デバイス。
【００１９】（11） 前記各薄膜デバイス層のうちの対
応する２層において、一方の層は、発光部を有し、他方
の層は、前記発光部からの光を受光する受光部を有し、
これら発光部および受光部により、前記２層間で光によ
る通信が可能となるよう構成されている上記（１）ない
し（７）のいずれかに記載の３次元デバイス。
【００２０】（12） 前記転写して積層される薄膜デバ
イス層は、他の薄膜デバイス層のうちの少なくとも１つ
と同時に製造されたものである上記（１）ないし（11）
のいずれかに記載の３次元デバイス。
【００２１】（13） 前記各薄膜デバイス層のうちの少
なくとも１つは、複数の薄膜トランジスタを有する上記
（１）ないし（12）のいずれかに記載の３次元デバイ
ス。
【００２２】（14） 前記各薄膜デバイス層のうちの少
なくとも１つは、メモリセルアレイを構成するものであ
る上記（１）ないし（13）のいずれかに記載の３次元デ
バイス。
【００２３】（15） 前記各薄膜デバイス層のうちの複
数の層により、１つのメモリが構成されている上記
（１）ないし（14）のいずれかに記載の３次元デバイ
ス。
【００２４】（16） 前記各薄膜デバイス層のうちの少
なくとも１つは、メモリセルアレイを構成するものであ
り、他の薄膜デバイス層のうちの少なくとも１つは、ロ
ジック回路を構成するものである上記（１）ないし（1
3）のいずれかに記載の３次元デバイス。
【００２５】（17） 前記ロジック回路により、前記メ
モリセルアレイを駆動するよう構成されている上記（1
6）に記載の３次元デバイス。
【００２６】（18） 前記ロジック回路と前記メモリセ
ルアレイは、異なるデザインルールで形成したものであ
る上記（16）または（17）に記載の３次元デバイス。
【００２７】（19） 前記ロジック回路と前記メモリセ
ルアレイは、異なるデザインパラメータで形成したもの
である上記（16）または（17）に記載の３次元デバイ
ス。
【００２８】（20） 前記ロジック回路と前記メモリセ
ルアレイは、異なる製造プロセスで形成したものである
上記（16）または（17）に記載の３次元デバイス。
【００２９】
【発明の実施の形態】以下、本発明の３次元デバイスを
添付図面に示す好適実施例に基づいて詳細に説明する。
【００３０】本発明では、後述する「薄膜構造の転写方
法（転写技術）」を用いて複数の層を積層し、３次元デ
バイス（例えば、３次元ＩＣ等）を製造する。すなわ
ち、本発明の３次元デバイスは、後述する「薄膜構造の
転写方法」を用いて複数の層をその厚さ方向に積層して
なる３次元デバイスである。まず、前記「薄膜構造の転
写方法」を説明する。
【００３１】図１〜図８は、それぞれ、本発明における
薄膜構造の転写方法の実施例の工程を模式的に示す断面
図である。以下、これらの図に基づいて、薄膜構造の転
写方法（剥離方法）の工程を順次説明する。
【００３２】〈１〉 図１に示すように、基板１の片面
（分離層形成面１１）に、分離層（光吸収層）２を形成
する。
【００３３】基板１は、基板１側から照射光７を照射す
る場合、その照射光７が透過し得る透光性を有するもの
であるのが好ましい。
【００３４】この場合、照射光７の透過率は、１０％以
上であるのが好ましく、５０％以上であるのがより好ま
しい。この透過率が低過ぎると、照射光７の減衰（ロ
ス）が大きくなり、分離層２を剥離するのにより大きな
光量を必要とする。
【００３５】また、基板１は、信頼性の高い材料で構成
されているのが好ましく、特に、耐熱性に優れた材料で
構成されているのが好ましい。その理由は、例えば後述
する被転写層４や中間層３を形成する際に、その種類や
形成方法によってはプロセス温度が高くなる（例えば３
５０〜１０００℃程度）ことがあるが、その場合でも、
基板１が耐熱性に優れていれば、基板１上への被転写層
４等の形成に際し、その温度条件等の成膜条件の設定の
幅が広がるからである。
【００３６】従って、基板１は、被転写層４の形成の際
の最高温度をＴmax としたとき、歪点がＴmax 以上の材
料で構成されているものが好ましい。具体的には、基板
１の構成材料は、歪点が３５０℃以上のものが好まし
く、５００℃以上のものがより好ましい。このようなも
のとしては、例えば、石英ガラス、ソーダガラス、コー
ニング７０５９、日本電気ガラスＯＡ−２等の耐熱性ガ
ラスが挙げられる。
【００３７】なお、後述する分離層２、中間層３および
被転写層４の形成の際のプロセス温度を低くするのであ
れば、基板１についても、融点の低い安価なガラス材や
合成樹脂を用いることができる。
【００３８】また、基板１の厚さは、特に限定されない
が、通常は、０．１〜５．０mm程度であるのが好まし
く、０．５〜１．５mm程度であるのがより好ましい。基
板１の厚さが薄過ぎると強度の低下を招き、厚過ぎる
と、基板１の透過率が低い場合に、照射光７の減衰を生
じ易くなる。なお、基板１の照射光７の透過率が高い場
合には、その厚さは、前記上限値を超えるものであって
もよい。
【００３９】なお、照射光７を均一に照射できるよう
に、基板１の分離層形成部分の厚さは、均一であるのが
好ましい。
【００４０】また、基板１の分離層形成面１１や、照射
光入射面１２は、図示のごとき平面に限らず、曲面であ
ってもよい。
【００４１】本発明では、基板１をエッチング等により
除去するのではなく、基板１と被転写層４との間にある
分離層２を剥離して基板１を離脱させるため、作業が容
易であるとともに、例えば比較的厚さの厚い基板を用い
る等、基板１に関する選択の幅も広い。
【００４２】次に、分離層２について説明する。
【００４３】分離層２は、後述する照射光７を吸収し、
その層内および／または界面２ａまたは２ｂにおいて剥
離（以下、「層内剥離」、「界面剥離」と言う）を生じ
るような性質を有するものであり、好ましくは、照射光
７の照射により、分離層２を構成する物質の原子間また
は分子間の結合力が消失または減少すること、換言すれ
ば、アブレーションを生ぜしめることにより層内剥離お
よび／または界面剥離に至るものである。
【００４４】さらに、照射光７の照射により、分離層２
から気体が放出され、分離効果が発現される場合もあ
る。すなわち、分離層２に含有されていた成分が気体と
なって放出される場合と、分離層２が光を吸収して一瞬
気体になり、その蒸気が放出され、分離に寄与する場合
とがある。
【００４５】このような分離層２の組成としては、例え
ば次のようなものが挙げられる。
【００４６】 非晶質シリコン（ａ−Ｓｉ） この非晶質シリコン中には、Ｈ（水素）が含有されてい
てもよい。この場合、Ｈの含有量は、２at％以上程度で
あるのが好ましく、２〜２０at％程度であるのがより好
ましい。このように、Ｈが所定量含有されていると、照
射光７の照射により、水素が放出され、分離層２に内圧
が発生し、それが上下の薄膜を剥離する力となる。
【００４７】非晶質シリコン中のＨの含有量は、成膜条
件、例えばＣＶＤにおけるガス組成、ガス圧、ガス雰囲
気、ガス流量、温度、基板温度、投入パワー等の条件を
適宜設定することにより調整することができる。
【００４８】 酸化ケイ素またはケイ酸化合物、酸化
チタンまたはチタン酸化合物、酸化ジルコニウムまたは
ジルコン酸化合物、酸化ランタンまたはランタン酸化合
物等の各種酸化物セラミックス、誘電体（強誘電体）あ
るいは半導体 酸化ケイ素としては、ＳｉＯ、ＳｉＯ２ 、Ｓｉ３ Ｏ２
が挙げられ、ケイ酸化合物としては、例えばＫ２ Ｓｉ
Ｏ３ 、Ｌｉ２ ＳｉＯ３ 、ＣａＳｉＯ３ 、ＺｒＳｉＯ
４ 、Ｎａ２ ＳｉＯ３ が挙げられる。
【００４９】酸化チタンとしては、ＴｉＯ、Ｔｉ２ Ｏ
３ 、ＴｉＯ２ が挙げられ、チタン酸化合物としては、
例えば、ＢａＴｉＯ４ 、ＢａＴｉＯ３ 、Ｂａ２ Ｔｉ
９ Ｏ２０、ＢａＴｉ５ Ｏ１１、ＣａＴｉＯ３ 、Ｓｒ
ＴｉＯ３ 、ＰｂＴｉＯ３ 、ＭｇＴｉＯ３ 、ＺｒＴｉ
Ｏ２ 、ＳｎＴｉＯ４ 、Ａｌ２ ＴｉＯ５ 、ＦｅＴｉＯ
３ が挙げられる。
【００５０】酸化ジルコニウムとしては、ＺｒＯ２ が
挙げられ、ジルコン酸化合物としては、例えばＢａＺｒ
Ｏ３ 、ＺｒＳｉＯ４ 、ＰｂＺｒＯ３ 、ＭｇＺｒＯ
３ 、Ｋ２ ＺｒＯ３ が挙げられる。
【００５１】 ＰＺＴ、ＰＬＺＴ、ＰＬＬＺＴ、ＰＢ
ＺＴ等のセラミックスあるいは誘電体（強誘電体） 窒化珪素、窒化アルミ、窒化チタン等の窒化物セラ
ミックス 有機高分子材料 有機高分子材料としては、−ＣＨ２ −、−ＣＯ−（ケ
トン）、−ＣＯＮＨ−（アミド）、−ＮＨ−（イミ
ド）、−ＣＯＯ−（エステル）、−Ｎ＝Ｎ−（アゾ）、
−ＣＨ＝Ｎ−（シフ）等の結合（照射光７の照射により
これらの結合が切断される）を有するもの、特にこれら
の結合を多く有するものであればいかなるものでもよ
い。また、有機高分子材料は、構成式中に芳香族炭化水
素（１または２以上のベンゼン環またはその縮合環）を
有するものであってもよい。
【００５２】このような有機高分子材料の具体的例とし
ては、ポリエチレン、ポリプロピレンのようなポリオレ
フィン、ポリイミド、ポリアミド、ポリエステル、ポリ
メチルメタクリレート（ＰＭＭＡ）、ポリフェニレンサ
ルファイド（ＰＰＳ）、ポリエーテルスルホン（ＰＥ
Ｓ）、エポキシ樹脂等が挙げられる。
【００５３】 金属 金属としては、例えば、Ａｌ、Ｌｉ、Ｔｉ、Ｍｎ、Ｉ
ｎ、Ｓｎ、Ｓｍまたはこれらのうちの少なくとも１種を
含む合金が挙げられる。
【００５４】また、分離層２の厚さは、剥離目的や分離
層２の組成、層構成、形成方法等の諸条件により異なる
が、通常は、１nm〜２０μm 程度であるのが好ましく、
１０nm〜２μm 程度であるのがより好ましく、４０nm〜
１μm 程度であるのがさらに好ましい。
【００５５】分離層２の膜厚が小さすぎると、成膜の均
一性が損なわれ、剥離にムラが生じることがあり、ま
た、膜厚が厚すぎると、分離層２の良好な剥離性を確保
するために、照射光７のパワー（光量）を大きくする必
要があるとともに、後に分離層２を除去する際にその作
業に時間がかかる。なお、分離層２の膜厚は、できるだ
け均一であるのが好ましい。
【００５６】分離層２の形成方法は、特に限定されず、
膜組成や膜厚等の諸条件に応じて適宜選択される。例え
ば、ＣＶＤ（ＭＯＣＶＤ、低圧ＣＶＤ、ＥＣＲ−ＣＶＤ
を含む）、蒸着、分子線蒸着（ＭＢ）、スパッタリン
グ、イオンプレーティング、ＰＶＤ等の各種気相成膜
法、電気メッキ、浸漬メッキ（ディッピング）、無電解
メッキ等の各種メッキ法、ラングミュア・ブロジェット
（ＬＢ）法、スピンコート、スプレーコート、ロールコ
ート等の塗布法、各種印刷法、転写法、インクジェット
法、粉末ジェット法等が挙げられ、これらのうちの２以
上を組み合わせて形成することもできる。
【００５７】例えば、分離層２の組成が非晶質シリコン
（ａ−Ｓｉ）の場合には、ＣＶＤ、特に低圧ＣＶＤやプ
ラズマＣＶＤにより成膜するのが好ましい。
【００５８】また、分離層２をゾル−ゲル法によるセラ
ミックスで構成する場合や、有機高分子材料で構成する
場合には、塗布法、特にスピンコートにより成膜するの
が好ましい。
【００５９】また、分離層２の形成は、２工程以上の工
程（例えば、層の形成工程と熱処理工程）で行われても
よい。
【００６０】このような分離層２は、２以上の層で構成
されてもよい。この場合、前記２以上の層の組成または
特性は、同一であってもよく、また、異なっていてもよ
い。
【００６１】〈２〉 図２に示すように、分離層２の上
に中間層（下地層）３を形成する。
【００６２】この中間層３は、種々の形成目的で形成さ
れ、例えば、製造時または使用時において後述する被転
写層４を物理的または化学的に保護する保護層、絶縁
層、導電層、照射光７の遮光層、被転写層４へのまたは
被転写層４からの成分の移行（マイグレーション）を阻
止するバリア層、反射層としての機能の内の少なくとも
１つを発揮するものが挙げられる。
【００６３】この中間層３の組成としては、その形成目
的に応じて適宜設定され、例えば、非晶質シリコンによ
る分離層２と薄膜トランジスタ（ＴＦＴ）による被転写
層４との間に形成される中間層３の場合には、ＳｉＯ２
等の酸化ケイ素が挙げられ、分離層２とＰＺＴによる
被転写層４との間に形成される中間層３の場合には、例
えば、Ｐｔ、Ａｕ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉ
またはこれらを主とする合金のような金属が挙げられ
る。
【００６４】このような中間層３の厚さは、その形成目
的や発揮し得る機能の程度に応じて適宜決定されるが、
通常は、１０nm〜５μm 程度であるのが好ましく、４０
nm〜〜１μm 程度であるのがより好ましい。
【００６５】また、中間層３の形成方法も、前記分離層
２で挙げた形成方法と同様の方法が挙げられる。また、
中間層３の形成は、２工程以上の工程で行われてもよ
い。
【００６６】なお、このような中間層３は、同一または
異なる組成のものを２層以上形成することもできる。ま
た、本発明では、中間層３を形成せず、分離層２上に直
接被転写層４を形成してもよい。
【００６７】〈３〉 図３に示すように、中間層３の上
に被転写層（被剥離物）４を形成する。
【００６８】被転写層４は、後述する転写体６へ転写さ
れる層であって、前記分離層２で挙げた形成方法と同様
の方法により形成することができる。
【００６９】被転写層４の形成目的、種類、形態、構
造、組成、物理的または化学的特性等は、特に限定され
ないが、転写の目的や有用性を考慮して、薄膜、特に機
能性薄膜または薄膜デバイスであるのが好ましい。
【００７０】機能性薄膜および薄膜デバイスとしては、
例えば、薄膜トランジスタ（ＴＦＴ）、薄膜ダイオー
ド、その他の薄膜半導体デバイス、電極（例：ＩＴＯ、
メサ膜のような透明電極）、太陽電池やイメージセンサ
等に用いられる光電変換素子、スイッチング素子、メモ
リー、圧電素子等のアクチュエータ、マイクロミラー
（ピエゾ薄膜セラミックス）、磁気記録媒体、光磁気記
録媒体、光記録媒体等の記録媒体、磁気記録薄膜ヘッ
ド、コイル、インダクター、薄膜高透磁材料およびそれ
らを組み合わせたマイクロ磁気デバイス、フィルター、
反射膜、ダイクロイックミラー、偏光素子等の光学薄
膜、半導体薄膜、超伝導薄膜（例：ＹＢＣＯ薄膜）、磁
性薄膜、金属多層薄膜、金属セラミック多層薄膜、金属
半導体多層薄膜、セラミック半導体多層薄膜、有機薄膜
と他の物質の多層薄膜等が挙げられる。
【００７１】このなかでも、特に、薄膜デバイス、マイ
クロ磁気デバイス、マイクロ三次元構造物の構成、アク
チュエータ、マイクロミラー等に適用することの有用性
が高く、好ましい。
【００７２】このような機能性薄膜または薄膜デバイス
は、その形成方法との関係で、通常、比較的高いプロセ
ス温度を経て形成される。従って、この場合、前述した
ように、基板１としては、そのプロセス温度に耐え得る
信頼性の高いものが必要となる。
【００７３】なお、被転写層４は、単層でも、複数の層
の積層体でもよい。さらには、前記薄膜トランジスタ等
のように、所定のパターンニングが施されたものであっ
てもよい。被転写層４の形成（積層）、パターンニング
は、それに応じた所定の方法により行われる。このよう
な被転写層４は、通常、複数の工程を経て形成される。
【００７４】薄膜トランジスタによる被転写層４の形成
は、例えば、特公平２−５０６３０号公報や、文献：H.
Ohshima et al : International Symposium Digest of
Technical Papers SID 1983 ”B/W and Color LC Video
Display Addressed by PolySi TFTs”に記載された方
法に従って行うことができる。
【００７５】また、被転写層４の厚さも特に限定され
ず、その形成目的、機能、組成、特性等の諸条件に応じ
て適宜設定される。被転写層４が薄膜トランジスタの場
合、その合計厚さは、好ましくは０．５〜２００μm 程
度、より好ましくは１．０〜１０μm 程度とされる。ま
た、その他の薄膜の場合、好適な合計厚さは、さらに広
い範囲でよく、例えば５０nm〜１０００μm 程度とする
ことができる。
【００７６】なお、被転写層４は、前述したような薄膜
に限定されず、例えば、塗布膜やシートのような厚膜で
あってもよい。
【００７７】〈４〉 図４に示すように、被転写層（被
剥離物）４上に接着層５を形成し、該接着層５を介して
転写体６を接着（接合）する。
【００７８】接着層５を構成する接着剤の好適な例とし
ては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化
型接着剤等の光硬化型接着剤、嫌気硬化型接着剤等の各
種硬化型接着剤が挙げられる。接着剤の組成としては、
例えば、エポキシ系、アクリレート系、シリコーン系
等、いかなるものでもよい。このような接着層５の形成
は、例えば、塗布法によりなされる。
【００７９】前記硬化型接着剤を用いる場合、例えば被
転写層４上に硬化型接着剤を塗布し、その上に後述する
転写体６を接合した後、硬化型接着剤の特性に応じた硬
化方法により前記硬化型接着剤を硬化させて、被転写層
４と転写体６とを接着、固定する。
【００８０】光硬化型接着剤を用いる場合は、透光性の
転写体６を未硬化の接着層５上に配置した後、転写体６
上から硬化用の光を照射して接着剤を硬化させることが
好ましい。また、基板１が透光性を有するものであれ
ば、基板１と転写体６の両側から硬化用の光を照射して
接着剤を硬化させれば、硬化が確実となり好ましい。
【００８１】なお、図示と異なり、転写体６側に接着層
５を形成し、その上に被転写層４を接着してもよい。ま
た、被転写層４と接着層５との間に、前述したような中
間層を設けてもよい。また、例えば転写体６自体が接着
機能を有する場合等には、接着層５の形成を省略しても
よい。
【００８２】転写体６としては、特に限定されないが、
基板（板材）、特に透明基板が挙げられる。なお、この
ような基板は、平板であっても、湾曲板であってもよ
い。
【００８３】また、転写体６は、前記基板１に比べ、耐
熱性、耐食性等の特性が劣るものであってもよい。その
理由は、本発明では、基板１側に被転写層４を形成し、
その後、該被転写層４を転写体６に転写するため、転写
体６に要求される特性、特に耐熱性は、被転写層４の形
成の際の温度条件等に依存しないからである。
【００８４】従って、被転写層４の形成の際の最高温度
をＴmax としたとき、転写体６の構成材料として、ガラ
ス転移点（Ｔｇ）または軟化点がＴmax 以下のものを用
いることができる。例えば、転写体６は、ガラス転移点
（Ｔｇ）または軟化点が好ましくは８００℃以下、より
好ましくは５００℃以下、さらに好ましくは３２０℃以
下の材料で構成することができる。
【００８５】また、転写体６の機械的特性としては、あ
る程度の剛性（強度）を有するものが好ましいが、可撓
性、弾性を有するものであってもよい。
【００８６】このような転写体６の構成材料としては、
各種合成樹脂または各種ガラス材が挙げられ、特に、各
種合成樹脂や通常の（低融点の）安価なガラス材が好ま
しい。
【００８７】合成樹脂としては、熱可塑性樹脂、熱硬化
性樹脂のいずれでもよく、例えば、ポリエチレン、ポリ
プロピレン、エチレン−プロピレン共重合体、エチレン
−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、
環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビ
ニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミ
ド、ポリイミド、ポリアミドイミド、ポリカーボネー
ト、ポリ−（４−メチルペンテン−１）、アイオノマ
ー、アクリル系樹脂、ポリメチルメタクリレート（ＰＭ
ＭＡ）、アクリロニトリル−ブタジエン−スチレン共重
合体（ＡＢＳ樹脂）、アクリロニトリル−スチレン共重
合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポ
リオキシメチレン、ポリビニルアルコール（ＰＶＡ）、
エチレン−ビニルアルコール共重合体（ＥＶＯＨ）、ポ
リエチレンテレフタレート（ＰＥＴ）、ポリブチレンテ
レフタレート（ＰＢＴ）、ポリシクロヘキサンテレフタ
レート（ＰＣＴ）等のポリエステル、ポリエーテル、ポ
リエーテルケトン（ＰＥＫ）、ポリエーテルエーテルケ
トン（ＰＥＥＫ）、ポリエーテルイミド、ポリアセター
ル（ＰＯＭ）、ポリフェニレンオキシド、変性ポリフェ
ニレンオキシド、ポリサルフォン、ポリフェニレンサル
ファイド（ＰＰＳ）、ポリエーテルスルホン（ＰＥ
Ｓ）、ポリアリレート、芳香族ポリエステル（液晶ポリ
マー）、ポリテトラフルオロエチレン、ポリフッ化ビニ
リデン、その他フッ素系樹脂、スチレン系、ポリオレフ
ィン系、ポリ塩化ビニル系、ポリウレタン系、ポリエス
テル系、ポリアミド系、ポリブタジエン系、トランスポ
リイソプレン系、フッ素ゴム系、塩素化ポリエチレン系
等の各種熱可塑性エラストマー、エポキシ樹脂、フェノ
ール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエス
テル、シリコーン樹脂、ポリウレタン等、またはこれら
を主とする共重合体、ブレンド体、ポリマーアロイ等が
挙げられ、これらのうちの１種または２種以上を組み合
わせて（例えば２層以上の積層体として）用いることが
できる。
【００８８】ガラス材としては、例えば、ケイ酸ガラス
（石英ガラス）、ケイ酸アルカリガラス、ソーダ石灰ガ
ラス、カリ石灰ガラス、鉛（アルカリ）ガラス、バリウ
ムガラス、ホウケイ酸ガラス等が挙げられる。このう
ち、ケイ酸ガラス以外のものは、ケイ酸ガラスに比べて
融点が低く、また、成形、加工も比較的容易であり、し
かも安価であり、好ましい。
【００８９】転写体６として合成樹脂で構成されたもの
を用いる場合には、大型の転写体６を一体的に成形する
ことができるとともに、湾曲面や凹凸を有するもの等の
複雑な形状であっても容易に製造することができ、ま
た、材料コスト、製造コストも安価であるという種々の
利点が享受できる。従って、大型で安価なデバイス（例
えば、液晶ディスプレイ）を容易に製造することができ
るようになる。
【００９０】なお、転写体６は、例えば、液晶セルのよ
うに、それ自体独立したデバイスを構成するものや、例
えばカラーフィルター、電極層、誘電体層、絶縁層、半
導体素子のように、デバイスの一部を構成するものであ
ってもよい。
【００９１】さらに、転写体６は、金属、セラミック
ス、石材、木材、紙等の物質であってもよいし、ある品
物を構成する任意の面上（時計の面上、エアコンの表面
上、プリント基板の上等）、さらには壁、柱、梁、天
井、窓ガラス等の構造物の表面上であってもよい。
【００９２】〈５〉 図５に示すように、基板１の裏面
側（照射光入射面１２側）から照射光７を照射する。こ
の照射光７は、基板１を透過した後、界面２ａ側から分
離層２に照射される。これにより、図６または図７に示
すように、分離層２に層内剥離および／または界面剥離
が生じ、結合力が減少または消滅するので、基板１と転
写体６とを離間させると、被転写層４が基板１から離脱
して、転写体６へ転写される。
【００９３】なお、図６は、分離層２に層内剥離が生じ
た場合を示し、図７は、分離層２に界面２ａでの界面剥
離が生じた場合を示す。分離層２の層内剥離および／ま
たは界面剥離が生じる原理は、分離層２の構成材料にア
ブレーションが生じること、また、分離層２内に内蔵し
ているガスの放出、さらには照射直後に生じる溶融、蒸
散等の相変化によるものであることが推定される。
【００９４】ここで、アブレーションとは、照射光を吸
収した固体材料（分離層２の構成材料）が光化学的また
は熱的に励起され、その表面や内部の原子または分子の
結合が切断されて放出することを言い、主に、分離層２
の構成材料の全部または一部が溶融、蒸散（気化）等の
相変化を生じる現象として現れる。また、前記相変化に
よって微小な発泡状態となり、結合力が低下することも
ある。
【００９５】分離層２が層内剥離を生じるか、界面剥離
を生じるか、またはその両方であるかは、分離層２の組
成や、その他種々の要因に左右され、その要因の１つと
して、照射光７の種類、波長、強度、到達深さ等の条件
が挙げられる。
【００９６】照射光７としては、分離層２に層内剥離お
よび／または界面剥離を起こさせるものであればいかな
るものでもよく、例えば、Ｘ線、紫外線、可視光、赤外
線（熱線）、レーザ光、ミリ波、マイクロ波、電子線、
放射線（α線、β線、γ線）等が挙げられるが、そのな
かでも、分離層２の剥離（アブレーション）を生じさせ
易いという点で、レーザ光が好ましい。
【００９７】このレーザ光を発生させるレーザ装置とし
ては、各種気体レーザ、固体レーザ（半導体レーザ）等
が挙げられるが、エキシマレーザ、Ｎｄ−ＹＡＧレー
ザ、Ａｒレーザ、ＣＯ２ レーザ、ＣＯレーザ、Ｈｅ−
Ｎｅレーザ等が好適に用いられ、その中でもエキシマレ
ーザが特に好ましい。
【００９８】エキシマレーザは、短波長域で高エネルギ
ーを出力するため、極めて短時間で分離層２にアブレー
ションを生じさせることができ、よって、隣接するまた
は近傍の中間層３、被転写層４、基板１等に温度上昇を
ほとんど生じさせることなく、すなわち劣化、損傷を生
じさせることなく分離層２を剥離することができる。
【００９９】また、分離層２にアブレーションを生じさ
せるに際しての照射光に波長依存性がある場合、照射さ
れるレーザ光の波長は、１００〜３５０nm程度であるの
が好ましい。
【０１００】また、分離層２に、例えばガス放出、気
化、昇華等の相変化を起こさせて分離特性を与える場
合、照射されるレーザ光の波長は、３５０〜１２００nm
程度であるのが好ましい。
【０１０１】また、照射されるレーザ光のエネルギー密
度、特に、エキシマレーザの場合のエネルギー密度は、
１０〜５０００mJ/cm２程度とするのが好ましく、１０
０〜５００mJ/cm２程度とするのがより好ましい。ま
た、照射時間は、１〜１０００nsec程度とするのが好ま
しく、１０〜１００nsec程度とするのがより好ましい。
エネルギー密度が低いかまたは照射時間が短いと、十分
なアブレーション等が生じず、また、エネルギー密度が
高いかまたは照射時間が長いと、分離層２および中間層
３を透過した照射光により被転写層４へ悪影響を及ぼす
ことがある。
【０１０２】このようなレーザ光に代表される照射光７
は、その強度が均一となるように照射されるのが好まし
い。
【０１０３】照射光７の照射方向は、分離層２に対し垂
直な方向に限らず、分離層２に対し所定角度傾斜した方
向であってもよい。
【０１０４】また、分離層２の面積が照射光の１回の照
射面積より大きい場合には、分離層２の全領域に対し、
複数回に分けて照射光を照射することもできる。また、
同一箇所に２回以上照射してもよい。
【０１０５】また、異なる種類、異なる波長（波長域）
の照射光（レーザ光）を同一領域または異なる領域に２
回以上照射してもよい。
【０１０６】〈６〉 図８に示すように、中間層３に付
着している分離層２を、例えば洗浄、エッチング、アッ
シング、研磨等の方法またはこれらを組み合わせた方法
により除去する。
【０１０７】図６に示すような分離層２の層内剥離の場
合には、基板１に付着している分離層２も同様に除去す
る。
【０１０８】なお、基板１が石英ガラスのような高価な
材料、希少な材料で構成されている場合等には、基板１
は、好ましくは再利用（リサイクル）に供される。換言
すれば、再利用したい基板１に対し、本発明を適用する
ことができ、有用性が高い。
【０１０９】以上のような各工程を経て、被転写層４の
転写体６への転写が完了する。その後、被転写層４に隣
接する中間層３の除去や、他の任意の層の形成等を行う
こともできる。
【０１１０】本発明では、被剥離物である被転写層４自
体を直接剥離するのではなく、被転写層４に接合された
分離層２において剥離するため、被剥離物（被転写層
４）の特性、条件等にかかわらず、容易かつ確実に、し
かも均一に剥離（転写）することができ、剥離操作に伴
う被剥離物（被転写層４）へのダメージもなく、被転写
層４の高い信頼性を維持することができる。
【０１１１】また、図示の実施例では、基板１側から照
射光７を照射したが、例えば、被転写層４が照射光７の
照射により悪影響を受けないものの場合には、照射光７
の照射方向は前記に限定されず、基板１と反対側から照
射光を照射してもよい。
【０１１２】また、分離層２の面方向に対し部分的に、
すなわち所定のパターンで照射光を照射して、被転写層
４を前記パターンで転写するような構成であってもよい
（第１の方法）。この場合には、前記〈５〉の工程に際
し、基板１の照射光入射面１２に対し、前記パターンに
対応するマスキングを施して照射光７を照射するか、あ
るいは、照射光７の照射位置を精密に制御する等の方法
により行うことができる。
【０１１３】また、分離層２を基板１の分離層形成面１
１全面に形成するのではなく、分離層２を所定のパター
ンで形成することもできる（第２の方法）。この場合、
マスキング等により分離層２を予め所定のパターンに形
成するか、あるいは、分離層２を分離層形成面１１の全
面に形成した後、エッチング等によりパターンニングま
たはトリミングする方法が可能である。
【０１１４】以上のような第１の方法および第２の方法
によれば、被転写層４の転写を、そのパターンニングや
トリミングと共に行うことができる。
【０１１５】また、前述した方法と同様の方法により、
転写を２回以上繰り返し行ってもよい。この場合、転写
回数が偶数回であれば、最後の転写体に形成された被転
写層の表・裏の位置関係を、最初に基板１に被転写層を
形成した状態と同じにすることができる。
【０１１６】また、大型の透明基板（例えば、有効領域
が９００mm×１６００mm）を転写体６とし、小型の基板
１（例えば、有効領域が４５mm×４０mm）に形成した小
単位の被転写層４（薄膜トランジスタ）を複数回（例え
ば、約８００回）好ましくは隣接位置に順次転写して、
大型の透明基板の有効領域全体に被転写層４を形成し、
最終的に前記大型の透明基板と同サイズの液晶ディスプ
レイを製造することもできる。
【０１１７】また、基板１上に形成した被転写層４を複
数用意し、各被転写層４を転写体６上へ、順次転写し
（重ね）、被転写層４の積層体を形成してもよい。この
場合、積層される被転写層４は、同一でもよく、また、
異なっていてもよい。
【０１１８】以上が、本発明で用いる薄膜構造の転写方
法である。
【０１１９】次に、前述した薄膜構造の転写方法（転写
技術）を用いた本発明の３次元デバイス（多層構造のデ
バイス）の第１実施例およびその製造方法を説明する。
【０１２０】図９は、本発明の３次元デバイスの第１実
施例を模式的に示す断面図、図１０〜図１５は、それぞ
れ、図９に示す３次元デバイスの製造方法の工程を模式
的に示す断面図である。なお、前述した薄膜構造の転写
方法との共通点については、説明を省略する。
【０１２１】図９に示すように、３次元デバイス１０
は、基体（ベース）としての基板（転写側基板）２１
と、第１の被転写層（第１の薄膜デバイス層）４１と、
第２の被転写層（第２の薄膜デバイス層）４２とを有し
ている。被転写層４１および４２は、それぞれ、２次元
方向（基板２１に対して平行な方向）に広がっていて、
所定の回路を構成している。
【０１２２】この場合、基板２１の図９中上側に、接着
層５を介して被転写層４１が接着（接合）されている。
【０１２３】そして、この被転写層４１の図９中上側
に、導電性接着層２２を介して被転写層４２が接着（接
合）されている。
【０１２４】被転写層４１は、その図９中上側に接続電
極（接続用の端子）４１１および４１２をそれぞれ有し
ている。また、被転写層４１は、その図９中下側に接続
電極４２１および４２２をそれぞれ有している。この被
転写層４１の接続電極４１１と被転写層４２の接続電極
４２１とは、導電性接着層２２を介して電気的に接続さ
れており、また、被転写層４１の接続電極４１２と被転
写層４２の接続電極４２２とは、導電性接着層２２を介
して電気的に接続されている。
【０１２５】導電性接着層２２としては、異方性導電膜
（ＡＣＦ：Anisotropic ConductiveFilm ）が好まし
い。異方性導電膜で接着することにより、厚さ方向（図
９中、上下方向）のみで導通が確保されるので、図９中
横方向のショートを防止することができる。すなわち、
接続電極４１１と接続電極４１２、接続電極４１１と接
続電極４２２、接続電極４２１と接続電極４２２、接続
電極４２１と接続電極４１２がショートするのを防止す
ることができる。
【０１２６】また、異方性導電膜で接着することによ
り、容易に、接続電極４１１と接続電極４２１、接続電
極４１２と接続電極４２２とが、それぞれ電気的に接続
するように位置合わせをしつつ、被転写層４１と被転写
層４２とを接着（接合）することができる。
【０１２７】なお、この３次元デバイス１０の基板（転
写側基板）２１は、図４〜図８中の転写体６に相当す
る。
【０１２８】また、３次元デバイス１０の被転写層４１
および４２としては、例えば、前述した被転写層４とし
て例示した種々のものが挙げられる。
【０１２９】具体的には、被転写層４１および４２は、
ＤＲＡＭ（ダイナミックＲＡＭ）、ＳＲＡＭ（スタティ
ックＲＡＭ）、Ｅ２ ＰＲＯＭ、ＲＯＭ等のメモリやメ
モリセルアレイ、ＣＰＵ等のロジック回路、光センサ
ー、磁気センサー等のセンサー等とすることができる。
なお、被転写層４１および４２が前記のものに限定され
ないのは、言うまでもない。
【０１３０】また、被転写層４１と被転写層４２は、同
一でもよく、また、異なっていてもよい。
【０１３１】被転写層４１と被転写層４２とが同一の場
合としては、例えば、被転写層４１および被転写層４２
の両方をメモリやメモリセルアレイとすることができ
る。これにより大容量のメモリ（大規模メモリ）が実現
する。
【０１３２】また、前記の他、例えば、被転写層４１お
よび被転写層４２の両方をロジック回路とすることもで
きる。これにより大規模のロジック回路（大規模ロジッ
ク回路）が実現する。
【０１３３】また、被転写層４１と被転写層４２とが異
なる場合としては、例えば、被転写層４１および被転写
層４２のうちの一方をメモリやメモリセルアレイとし、
他方をロジック回路とすることができる。すなわち、３
次元デバイス１０は、メモリとロジック回路とを混載
（一体化）したシステムＩＣ（例えば、システムＬＳ
Ｉ）となる。
【０１３４】このような場合、本発明によれば、被転写
層４１と被転写層４２を異なるデザインルール（最小線
幅）で形成することができる。また、被転写層４１と被
転写層４２を異なるデザインパラメータで形成すること
ができる。また、被転写層４１と被転写層４２を異なる
製造プロセスで形成することができる。従来では、積層
された層同士で、このような条件を変えることは、不可
能または困難であった。
【０１３５】前記システムＩＣにおけるメモリやメモリ
セルアレイの最小線幅は、例えば、０．３５μm （μm
ルール）程度とされ、ロジック回路の最小線幅は、例え
ば、０．５μm （μm ルール）程度とされる（メモリや
メモリセルアレイの最小線幅は、ロジック回路の最小線
幅より小さい）。また、これとは逆に、メモリやメモリ
セルアレイの最小線幅をロジック回路の最小線幅より大
きくしてもよい。
【０１３６】前記３次元デバイス１０は、前述した薄膜
構造の転写方法により、例えば、下記のようにして製造
する。
【０１３７】〈Ａ１〉 図１０に示すように、基板（元
基板）１の片面に、分離層２を形成する。また、図１１
に示すように、基板（元基板）１の片面に、分離層２を
形成する。
【０１３８】〈Ａ２〉 図１０および図１１に示すよう
に、各基板１の分離層２の上に、それぞれ、中間層（下
地層）３を形成する。
【０１３９】〈Ａ３〉 図１０に示すように、中間層３
の上に、第１の被転写層（第１の薄膜デバイス層）４１
を形成する。また、図１１に示すように、中間層３の上
に、第２の被転写層（第２の薄膜デバイス層）４２を形
成する。
【０１４０】被転写層４１のＫ部分（図１０において一
点鎖線で囲まれている部分）の拡大断面図を図１０中に
示す。
【０１４１】図１０に示すように、被転写層４１は、例
えば、中間層３（例えば、ＳｉＯ２膜）上に形成された
薄膜トランジスタ（ＴＦＴ）６０を有している。
【０１４２】この薄膜トランジスタ６０は、ポリシリコ
ン層にｎ型またはｐ型不純物を導入して形成されたソー
ス層（ｎ＋ またはｐ＋ 層）６１およびドレイン層（ｎ
＋またはｐ＋ 層）６２と、チャネル層６３と、ゲート
絶縁膜６４と、ゲート電極６５と、層間絶縁膜６６と、
例えばアルミニウムからなる電極６７および６８と、保
護膜６９とで構成されている。
【０１４３】この薄膜トランジスタ６０の保護膜６９の
図１０中下側には、接続電極４１１が形成されている。
この接続電極４１１は、保護膜６９に形成されたコンタ
クトホールを経由して、電極６８に電気的に接続されて
いる。
【０１４４】また、被転写層４２のＫ部分（図１１にお
いて一点鎖線で囲まれている部分）の拡大断面図を図１
１中に示す。
【０１４５】図１１に示すように、被転写層４２は、例
えば、中間層３（例えば、ＳｉＯ２膜）上に形成された
薄膜トランジスタ（ＴＦＴ）６０を有している。
【０１４６】この薄膜トランジスタ６０は、ポリシリコ
ン層にｎ型またはｐ型不純物を導入して形成されたソー
ス層（ｎ＋ またはｐ＋ 層）６１およびドレイン層（ｎ
＋またはｐ＋ 層）６２と、チャネル層６３と、ゲート
絶縁膜６４と、ゲート電極６５と、層間絶縁膜６６と、
例えばアルミニウムからなる電極６７および６８と、保
護膜６９とで構成されている。
【０１４７】この薄膜トランジスタ６０の保護膜６９の
図１１中上側には、接続電極４２１が形成されている。
この接続電極４２１は、保護膜６９に形成されたコンタ
クトホールを経由して、電極６７に電気的に接続されて
いる。
【０１４８】なお、電極４１２の近傍の被転写層４１お
よび電極４２２の近傍の被転写層４２の構成は、前記と
ほぼ同様であるので、説明を省略する。
【０１４９】本発明では、被転写層４１を図示しない１
枚の基板（例えば、ガラス製基板）に多数同時に形成
し、それを切り出してもよい。同様に、被転写層４２を
図示しない１枚の基板（例えば、ガラス製基板）に多数
同時に形成し、それを切り出してもよい。
【０１５０】この場合、例えば、被転写層４１、４２が
形成された基板をそれぞれプローブ装置にセットし、各
被転写層４１、４２の接続電極や図示しない端子に触針
をコンタクトして、各被転写層４１、４２の電気的特性
検査を実施する。そして、不良と判定された被転写層４
１、４２にはインカーまたはスクラッチ針等でマーキン
グする。
【０１５１】その後、各被転写層４１、４２を個々にダ
イシングする。この際、マーキングの有無により、個々
の被転写層４１、４２を、不良品と良品とに選別してお
く。なお、ダイシング後に、個々の被転写層４１、４２
の電気的特性検査を実施しても良い。
【０１５２】また、本発明では、被転写層４１と被転写
層４２とを同時に製造してもよく、特に、同一の基板
（元基板）１上に、同時に製造してもよい。これによ
り、工程数を減少させることができる。
【０１５３】〈Ａ４〉 図１２に示すように、前記基板
１上に形成した被転写層４１と、基板（転写側基板）２
１とを接着層５を介して接着（接合）する。
【０１５４】〈Ａ５〉 図１２に示すように、基板１の
裏面側（照射光入射面１２側）から照射光７を照射す
る。前述したように、この照射光７は、基板１を透過し
た後、分離層２に照射され、これにより、分離層２に層
内剥離および／または界面剥離が生じ、結合力が減少ま
たは消滅する。
【０１５５】そして、基板１と基板２１とを離間させ
る。これにより、図１３に示すように、被転写層４１が
基板１から離脱して、基板２１へ転写される。
【０１５６】〈Ａ６〉 図１３に示すように、被転写層
４１上の中間層３や分離層２を、例えば洗浄、エッチン
グ、アッシング、研磨等の方法またはこれらを組み合わ
せた方法により除去する。なお、必要に応じて、接続電
極４１１、４１２が露出する程度に、前記中間層３を残
してもよい。
【０１５７】また、分離層２の層内剥離の場合には、基
板１に付着している分離層２も同様に除去する。
【０１５８】なお、基板１が石英ガラスのような高価な
材料、希少な材料で構成されている場合等には、基板１
は、好ましくは再利用（リサイクル）に供される。換言
すれば、再利用したい基板１に対し、本発明を適用する
ことができ、有用性が高い。
【０１５９】以上のような各工程を経て、被転写層４１
の基板２１への転写が完了する。その後、他の任意の層
の形成等を行うこともできる。
【０１６０】〈Ａ７〉 図１４に示すように、対応する
接続電極同士が対向、すなわち、接続電極４１１と接続
電極４２１とが対向し、かつ接続電極４１２と接続電極
４２２とが対向するように位置決めしつつ、前記基板１
上に形成した被転写層４２と、前記基板２１に転写した
被転写層４１とを導電性接着層２２を介して接着（接
合）する。
【０１６１】この導電性接着層２２としては、前述した
ように、異方性導電膜が好ましいが、本発明は、それに
限定されるものではない。
【０１６２】異方性導電膜で接着する際は、被転写層４
１と被転写層４２との間に所定の導電性接着剤を充填
（配置）し、その導電性接着剤を図１４中縦方向に加圧
しつつ硬化させる。これにより、被転写層４１と被転写
層４２とが導電性接着層２２を介して接着されるととも
に、この導電性接着層２２中の図示しない導電粒子が図
１４中縦方向につながり（接触し）、接続電極４１１と
接続電極４２１、接続電極４１２と接続電極４２２が、
それぞれ、前記導電粒子を介して電気的に接続される。
【０１６３】〈Ａ８〉 図１４に示すように、基板１の
裏面側（照射光入射面１２側）から照射光７を照射す
る。前述したように、この照射光７は、基板１を透過し
た後、分離層２に照射され、これにより、分離層２に層
内剥離および／または界面剥離が生じ、結合力が減少ま
たは消滅する。
【０１６４】そして、基板１と基板２１とを離間させ
る。これにより、図１５に示すように、被転写層４２が
基板１から離脱して、被転写層４１上へ転写される。
【０１６５】なお、被転写層４１、４２および導電性接
着層２２のＫ部分（図１５において一点鎖線で囲まれて
いる部分）の拡大断面図を図１５中に示す。
【０１６６】〈Ａ９〉 図１５に示すように、被転写層
４２上の中間層３や分離層２を、例えば洗浄、エッチン
グ、アッシング、研磨等の方法またはこれらを組み合わ
せた方法により除去する。なお、必要に応じて、前記中
間層３を残してもよい。
【０１６７】また、分離層２の層内剥離の場合には、基
板１に付着している分離層２も同様に除去する。
【０１６８】なお、基板１が石英ガラスのような高価な
材料、希少な材料で構成されている場合等には、基板１
は、好ましくは再利用（リサイクル）に供される。換言
すれば、再利用したい基板１に対し、本発明を適用する
ことができ、有用性が高い。
【０１６９】以上のような各工程を経て、被転写層４２
の被転写層４１上への転写、すなわち、被転写層４２と
被転写層４１の積層が完了する。その後、他の任意の層
の形成等を行うこともできる。
【０１７０】以上説明したように、本発明の３次元デバ
イス１０は、薄膜デバイス層を転写（転写法）により積
層して形成されるので、容易に、３次元デバイス（例え
ば、３次元ＩＣ）を製造することができる。
【０１７１】特に、各薄膜デバイス層をそれぞれ単独で
作れるので、従来のような下層（下側の薄膜デバイス
層）への悪影響を考慮することがなく、製造条件の自由
度が広い。
【０１７２】そして、本発明の３次元デバイス１０で
は、複数の薄膜デバイス層を積層するので、集積度を向
上することができる。すなわち、比較的緩いデザインル
ールでも比較的狭い面積にＩＣ（例えば、ＬＳＩ）等を
形成することができる。
【０１７３】例えば、３次元デバイス１０がメモリを有
する場合（例えば、被転写層４１および４２の両方がメ
モリの場合）には、メモリの大容量化を図ることができ
る。また、３次元デバイス１０がロジック回路を有する
場合（例えば、被転写層４１および４２の両方がロジッ
ク回路の場合）には、ロジック回路の大規模化を図るこ
とができる。
【０１７４】また、本発明では、各薄膜デバイス層を一
旦、異なる基板上に形成することができるので、各薄膜
デバイス層を任意のデバイスパラメータ（例えば、ゲー
ト線幅、ゲート絶縁膜の膜厚、デザインルール、製造時
の温度等の製造条件）で形成することができる。このた
め、各薄膜デバイス層をそれぞれ最適なデバイスパラメ
ータで形成することができ、これにより信頼性が高く、
高性能の３次元デバイス１０を提供することができる。
【０１７５】例えば、３次元デバイス１０がメモリとロ
ジック回路とを混載（一体化）したシステムＩＣ（例え
ば、システムＬＳＩ）の場合、そのシステムＩＣを製造
するときに、メモリとロジック回路とをそれぞれに応じ
たプロセスで形成することができるので、製造が容易で
あり、生産性が高く、量産に有利である。
【０１７６】また、各薄膜デバイス層の一端に、接続電
極（接続用の端子）を形成するので、隣接する薄膜デバ
イス層同士を、容易かつ確実に、電気的に接続すること
ができ、これにより３次元デバイス１０の３次元化を図
ることができる（３次元方向の回路を構成することがで
きる）。
【０１７７】また、層毎に良品の薄膜デバイス層のみを
選別して積層することができるので、同一基板上に各層
を順次形成（直接各層を形成）して３次元デバイスを製
造する場合に比べ、歩留りが高い。
【０１７８】また、基板（転写側基板）２１を選ばず、
種々の基板２１への転写が可能となる。すなわち、薄膜
デバイス層を直接形成することができないかまたは形成
するのに適さない材料、成形が容易な材料、安価な材料
等で構成されたもの等に対しても、転写によりそれを形
成することができる。換言すれば、基板２１に自由度が
あるので、例えば、可撓性の基板上にＩＣを形成するこ
とができ、このため、容易にＩＣカード等を製造するこ
とができる。
【０１７９】また、基板（元基板）１として、比較的価
格が低く、かつ大面積のガラス製基板を用いることがで
きるので、コストを低減することができる。
【０１８０】なお、前述した実施例では、被転写層（薄
膜デバイス層）４１および４２の転写の回数は、それぞ
れ１回であるが、本発明では、被転写層４１と被転写層
４２とを積層することができれば、被転写層４１の転写
の回数は、２回以上であってもよく、また、被転写層４
２の転写の回数は、２回以上であってもよい。
【０１８１】例えば、被転写層の転写回数を２回とする
場合には、基板１上の被転写層を、基板１および基板２
１以外の図示しない第３の基板上に転写し、この後、そ
の第３の基板上の被転写層を基板２１上に転写する。な
お、前記第３の基板には、前述した分離層２等が形成さ
れている。
【０１８２】被転写層の転写回数が偶数回であれば、最
後の転写体である基板（転写側基板）２１に形成された
被転写層の表・裏の位置関係を、最初に基板（元基板）
１に被転写層を形成した状態と同じにすることができ
る。
【０１８３】また、本発明では、基板（転写側基板）２
１上に被転写層４１を直接形成し、前述した転写方法に
より、この被転写層４１上に被転写層４２を転写して、
３次元デバイス１０を製造してもよい。
【０１８４】また、本発明では、被転写層（薄膜デバイ
ス層）を３層以上積層してもよい。被転写層（薄膜デバ
イス層）の層数を増加することにより、集積度をより高
めることができる。
【０１８５】例えば、３次元デバイス１０の被転写層
（薄膜デバイス層）の層数を３層にして、隣接する被転
写層同士を電気的に接続する場合には、図１６に示すよ
うに、第１の被転写層（第１の薄膜デバイス層）４１と
第２の被転写層（第２の薄膜デバイス層）４２との間に
位置する第３の被転写層（第３の薄膜デバイス層）４３
の両端に接続電極（接続用の端子）を形成する。すなわ
ち、被転写層４３の一端（図１６中下側）に、接続電極
４３１および４３２を形成し、他端（図１６中上側）に
接続電極４３３および４３４を形成する。
【０１８６】そして、被転写層４１の接続電極４１１と
被転写層４３の接続電極４３１とを導電性接着層２２を
介して電気的に接続し、被転写層４１の接続電極４１２
と被転写層４３の接続電極４３２とを導電性接着層２２
を介して電気的に接続する。同様に、被転写層４３の接
続電極４３３と被転写層４２の接続電極４２１とを導電
性接着層２３を介して電気的に接続し、被転写層４３の
接続電極４３４と被転写層４２の接続電極４２２とを導
電性接着層２３を介して電気的に接続する。
【０１８７】導電性接着層２３としては、導電性接着層
２２と同様の理由で、異方性導電膜が好ましい。
【０１８８】また、本発明では、接続電極４３１と接続
電極４３３、接続電極４３２と接続電極４３４が、直
接、電気的に接続されていてもよい。この場合には、接
続電極４１１と接続電極４２１とが、導電性接着層２
２、接続電極４３１、４３３および導電性接着層２３を
介して電気的に接続し、接続電極４１２と接続電極４２
２とが、導電性接着層２２、接続電極４３２、４３４お
よび導電性接着層２３を介して電気的に接続する。
【０１８９】被転写層４１、４２および４３の積層は、
それぞれ、前述したように、薄膜構造の転写法により行
う。
【０１９０】なお、被転写層（薄膜デバイス層）を３層
以上積層する場合、各層がすべて同一でもよく、また、
各層がすべて異なっていてもよく、また、一部の層のみ
が同一であってもよい。
【０１９１】次に、本発明の３次元デバイスの第２実施
例を説明する。
【０１９２】図１７は、本発明の３次元デバイスの第２
実施例を模式的に示す断面図である。なお、前述した第
１実施例との共通点については、説明を省略し、主な相
違点を説明する。
【０１９３】図１７に示す３次元デバイス１０も前述し
た第１実施例と同様に、薄膜構造の転写方法により製造
する。
【０１９４】但し、この３次元デバイス１０では、前記
工程〈Ａ７〉において、第１の被転写層（第１の薄膜デ
バイス層）４１の接続電極４１１と第２の被転写層（第
２の薄膜デバイス層）４２の接続電極４２１とを接触さ
せて、これらを電気的に接続し、被転写層４１の接続電
極４１２と被転写層４２の接続電極４２２を接触させ
て、これらを電気的に接続するとともに、被転写層４１
と被転写層４２とを接着層２４を介して接着（接合）す
る。
【０１９５】この第２実施例でも前述した第１実施例と
同様の効果が得られる。
【０１９６】なお、本発明では、被転写層４１と被転写
層４２との接着（接合）の方法と、対応する接続電極同
士を電気的に接続する方法は、それぞれ、前述した第１
実施例および第２実施例には限定されない。
【０１９７】例えば、接続電極４１１と接続電極４２
１、接続電極４１２と接続電極４２２をそれぞれ接触さ
せ、これらを加熱し、接触面を一旦溶融し、固化させる
ことにより、対応する接続電極同士を固着させてもよ
い。これにより、対応する接続電極同士が電気的に接続
するとともに、被転写層４１と被転写層４２とが接合す
る。
【０１９８】また、接続電極４１１と接続電極４２１と
の間と、接続電極４１２と接続電極４２２との間とに、
それぞれ半田（導電性のろう材）を配置し、これらの半
田を加熱し、一旦溶融させ、固化させてもよい。これに
より、対応する接続電極同士が半田を介して電気的に接
続するとともに、被転写層４１と被転写層４２とが半田
を介して接着（接合）する。
【０１９９】次に、本発明の３次元デバイスの第３実施
例を説明する。
【０２００】図１８は、本発明の３次元デバイスの第３
実施例を模式的に示す断面図である。なお、前述した第
１実施例との共通点については、説明を省略し、主な相
違点を説明する。
【０２０１】図１８に示す３次元デバイス１０も前述し
た第１実施例と同様に、薄膜構造の転写方法により製造
する。
【０２０２】この３次元デバイス１０の第１の被転写層
（第１の薄膜デバイス層）４１の一端（図１８中上側）
には、発光部（発光素子）４１３および受光部（受光素
子）４１４が形成されている。
【０２０３】また、第２の被転写層（第２の薄膜デバイ
ス層）４２の一端（図１８中下側）には、発光部（発光
素子）４２３および受光部（受光素子）４２４が形成さ
れている。
【０２０４】この３次元デバイス１０では、前記工程
〈Ａ７〉において、対応する発光部と受光部とが対向、
すなわち、発光部４１３と受光部４２４とが対向し、か
つ発光部４２３と受光部４１４とが対向するように位置
決めしつつ、被転写層４１と被転写層４２とを実質的に
透明の（発光部４１３および４２３からの光に対して光
透過性を有する）接着層２５を介して接着（接合）す
る。
【０２０５】この３次元デバイス１０における発光部４
１３および４２３としては、例えば、有機ＥＬ素子を用
いることができる。
【０２０６】図１９は、有機ＥＬ素子の構成例を示す断
面図である。
【０２０７】同図に示すように、有機ＥＬ素子３０は、
隔壁（バンク）３４と、この隔壁３４の内側に形成され
た透明電極３１および発光層（有機ＥＬ）３２と、金属
電極３３とで構成されている。
【０２０８】この場合、透明電極３１上に発光層３２が
形成され、隔壁３４および発光層３２上に金属電極３３
が形成されている。
【０２０９】透明電極３１は、例えば、ＩＴＯ等で構成
される。
【０２１０】また、発光層３２は、例えば、主として発
光層３２を形成する共役系高分子有機化合物の前駆体
と、発光層３２の発光特性を変化させるための蛍光色素
等を所定の溶媒（極性溶媒）に溶解または分散させた有
機ＥＬ素子用組成物（発光層３２用の組成物）を加熱処
理し、その有機ＥＬ素子用組成物中の前記前駆体を高分
子化した薄膜（固体薄膜）で構成される。
【０２１１】また、金属電極３３は、例えば、Ａｌ−Ｌ
ｉ等で構成される。
【０２１２】また、隔壁３４は、例えば、樹脂ブラック
レジスト等で構成される。
【０２１３】被転写層４１および４２には、それぞれ、
この有機ＥＬ素子３０を駆動する図示しない駆動部（駆
動回路）が形成されている。
【０２１４】この有機ＥＬ素子３０では、前記駆動回路
から透明電極３１と金属電極３３との間に所定の電圧が
印加されると、発光層３２に電子および正孔（ホール）
が注入され、それらは印加された電圧によって生じる電
場により発光層３２中を移動し再結合する。この再結合
に際し放出されたエネルギーによりエキシトン（励起
子）が生成し、このエキシトンが基底状態へ戻る際にエ
ネルギー（蛍光・リン光）を放出する。すなわち、発光
する。なお、上記の現象をＥＬ発光と言う。
【０２１５】また、この３次元デバイス１０における受
光部４１４および４２４としては、例えば、ＰＩＮフォ
トダイオードを用いることができる。
【０２１６】図２０は、ＰＩＮフォトダイオードの構成
例を示す断面図である。
【０２１７】同図に示すように、ＰＩＮフォトダイオー
ド５０は、受光部窓電極５１と、ｐ型ａ−ＳｉＣ層（ｐ
型半導体層）５２と、ｉ型ａ−Ｓｉ層（半導体層）５３
と、ｎ型ａ−ＳｉＣ層（ｎ型半導体層）５４と、受光部
上部電極と配線（電気配線）を兼ねたＡｌ−Ｓｉ−Ｃｕ
層５５とで構成されている。
【０２１８】これら受光部窓電極５１、ｐ型ａ−ＳｉＣ
層５２、ｉ型ａ−Ｓｉ層５３、ｎ型ａ−ＳｉＣ層５４お
よびＡｌ−Ｓｉ−Ｃｕ層５５は、図２０中下側からこの
順序で積層されている。なお、前記受光部窓電極５１
は、例えば、ＩＴＯ等で構成される。
【０２１９】前述したように、有機ＥＬ素子３０は、該
有機ＥＬ素子３０に電気的に接続されている図示しない
駆動回路により駆動されて発光する。すなわち、有機Ｅ
Ｌ素子３０は、光信号（光）を送出（送信）する。
【０２２０】この有機ＥＬ素子３０からの光は、接着層
２５を透過して受光部窓電極５１から入射する。すなわ
ち、ＰＩＮフォトダイオード５０で受光される。
【０２２１】そして、ＰＩＮフォトダイオード５０から
は、受光光量に応じた大きさの電流、すなわち電気信号
（信号）が出力される（光信号が電気信号に変換され出
力される）。
【０２２２】このＰＩＮフォトダイオード５０からの信
号に基づいて、該ＰＩＮフォトダイオード５０に電気的
に接続されている図示しない回路が作動する。
【０２２３】なお、図１８に示すように、発光部４１３
からの光は、接着層２５を透過して受光部４２４で受光
され、また、発光部４２３からの光は、接着層２５を透
過して受光部４１４で受光される。すなわち、発光部４
１３、４２３、受光部４１４および４２４により、被転
写層４１と被転写層４２との間で光（光信号）による通
信がなされる。
【０２２４】この第３実施例でも前述した第１実施例と
同様の効果が得られる。
【０２２５】そして、この第３実施例では、層間の信号
の伝達は、電気（電気信号）ではなく、光（光信号）で
行うように構成されているので、製造が容易であり、特
に、集積度をより高めることができる。
【０２２６】なお、本発明では、発光部４１３および４
２３は、有機ＥＬ素子に限らず、例えば、無機ＥＬ素
子、発光ダイオード（ＬＥＤ）、半導体レーザ（レーザ
ダイオード）等で構成されていてもよい。
【０２２７】また、本発明では、受光部４１４および４
２４は、ＰＩＮフォトダイオードに限らず、例えば、Ｐ
Ｎフォトダイオード、アバランシェフォトダイオード等
の各種フォトダイオード、フォトトランジスタ、フォト
ルミネッセンス（有機フォトルミネッセンス、無機フォ
トルミネッセンス等）等で構成されていてもよい。
【０２２８】また、本発明では、被転写層（薄膜デバイ
ス層）４１と被転写層（薄膜デバイス層）４２との接着
（接合）の方法は、前述した方法に限らない。すなわ
ち、被転写層４１と被転写層４２との間で、光（光信
号）による通信が可能なように、被転写層４１と被転写
層４２とを接着（接合）することができればよい。
【０２２９】例えば、被転写層４１と被転写層４２とを
部分的に接着（接合）してもよい。この場合、発光部４
１３、４２３、受光部４１４および４２４以外の部分で
接着（接合）するときは、不透明の接着層で被転写層４
１と被転写層４２とを接着（接合）してもよい。
【０２３０】また、被転写層４１と被転写層４２との間
にスペーサ（例えば、柱）を設け、このスペーサを介し
て被転写層４１と被転写層４２とを接着（接合）しても
よい。この場合には、被転写層４１の発光部４１３およ
び受光部４１４と、被転写層４２の受光部４２４および
発光部４２３との間に空間が形成される。
【０２３１】また、被転写層４１の発光部４１３および
受光部４１４と、被転写層４２の受光部４２４および発
光部４２３とを、それぞれ接触させてもよい。
【０２３２】また、本発明では、３次元デバイスの被転
写層（薄膜デバイス層）の層数を３層以上にする場合に
は、隣接しない層間において、光（光信号）による通信
が可能なように構成してもよい。
【０２３３】また、本発明では、発光部を発光特性（例
えば、発光する光のピーク波長）の異なる複数の発光素
子で構成し、受光部を対応する前記発光素子からの光を
受光する複数の受光素子で構成してもよい。
【０２３４】この場合には、複数の情報（信号）を同時
に通信することができる。すなわち、多チャンネルの光
通信による情報伝達が可能となる。
【０２３５】また、本発明では、発光特性（例えば、発
光する光のピーク波長）の異なる複数の発光部を設け、
対応する前記発光部からの光を受光する複数の受光部を
設けてもよい。
【０２３６】また、本発明では、少なくとも１つの所定
の被転写層（薄膜デバイス層）内において、前記被転写
層（薄膜デバイス層）間のような光（光信号）による通
信がなされるように構成してもよい。
【０２３７】なお、前述した第１〜第３実施例のそれぞ
れにおいて、必要に応じて、外部（例えば、外部装置や
搭載基板等）と電気的に接続するための端子（接続端
子）が、任意の位置に設けられていてもよい。
【０２３８】例えば、基板２１上に前記接続端子を設
け、この接続端子と被転写層（薄膜デバイス層）４１と
を電気的に接続する場合には、被転写層４１の図９、図
１６、図１７、図１８中下側の端部に、図示しない接続
電極（接続用の端子）を形成する。そして、この接続電
極と前記接続端子とが電気的に接続するように、基板２
１と被転写層４１とを接着（接合）する。この基板２１
と被転写層４１との接着（接合）は、例えば、前述した
被転写層４１と被転写層４２の接着（接合）のようにす
ればよい。
【０２３９】次に、本発明の３次元デバイスの第４実施
例を説明する。
【０２４０】図２１は、本発明の３次元デバイスの第４
実施例を模式的に示す図である。なお、前述した第１〜
第３実施例との共通点については、説明を省略し、主な
相違点を説明する。
【０２４１】図２１に示す第４実施例の３次元デバイス
は、メモリＩＣ（メモリ装置）である。メモリＩＣ１０
ａは、基板（転写側基板）２１と、この基板２１上に積
層されたメモリセルアレイ７１と、メモリセルアレイ７
２と、メモリセルアレイ７３とを有している。
【０２４２】各メモリセルアレイ７１、７２および７３
は、それぞれ、前述した薄膜構造の転写法により、図２
１中下側からこの順序で積層されている。すなわち、各
メモリセルアレイ７１、７２および７３は、それぞれ、
被転写層（薄膜デバイス層）である。
【０２４３】この場合、基板２１とメモリセルアレイ７
１、メモリセルアレイ７１とメモリセルアレイ７２、メ
モリセルアレイ７２とメモリセルアレイ７３は、それぞ
れ、前述した第１〜第３実施例のいずれの方法で接着
（接合）されていてもよい。
【０２４４】すなわち、前述した第１または第２実施例
と同様に、所定の層同士が電気的に接続されていてもよ
く、また、前述した第３実施例と同様に、所定の層間で
光（光信号）による通信が可能なようになっていてもよ
い。
【０２４５】メモリセルアレイ７１、７２および７３
は、それぞれ、後述するメモリセルが行列状に配列され
たものである。そして、本実施例では、メモリセルアレ
イ７１、７２および７３は、それぞれ、ＳＲＡＭで構成
されている。
【０２４６】図２２は、前記ＳＲＡＭのメモリセル（１
セル）の構成例を示す回路図である。
【０２４７】図２２に示すように、このＳＲＡＭのメモ
リセル８０は、ＣＭＯＳ型のＳＲＡＭのメモリセルであ
り、ｎＭＯＳ薄膜トランジスタ（ＴＦＴ）８１と、ｎＭ
ＯＳ薄膜トランジスタ（ＴＦＴ）８２と、ｐＭＯＳ薄膜
トランジスタ（ＴＦＴ）８３と、ｎＭＯＳ薄膜トランジ
スタ（ＴＦＴ）８４と、ｐＭＯＳ薄膜トランジスタ（Ｔ
ＦＴ）８５と、ｎＭＯＳ薄膜トランジスタ（ＴＦＴ）８
６と、これらの接続線とで構成されている。
【０２４８】ｎＭＯＳ薄膜トランジスタ８１のゲート
は、ワード線８９に接続されており、ｎＭＯＳ薄膜トラ
ンジスタ８１のソースまたはドレインは、第１のビット
線（データ線）８７に接続されている。
【０２４９】また、ｎＭＯＳ薄膜トランジスタ８２のゲ
ートは、ワード線８９に接続されており、ｎＭＯＳ薄膜
トランジスタ８２のソースまたはドレインは、第２のビ
ット線（データ線）８８に接続されている。
【０２５０】このメモリセル８０では、ｐＭＯＳ薄膜ト
ランジスタ８３とｎＭＯＳ薄膜トランジスタ８４とで、
第１のインバータ回路（ＮＯＴ回路）が構成され、ｐＭ
ＯＳ薄膜トランジスタ８５とｎＭＯＳ薄膜トランジスタ
８６とで、第２のインバータ回路（ＮＯＴ回路）が構成
されている。そして、これら第１のインバータ回路およ
び第２のインバータ回路で、フリップフロップ回路が構
成されている。
【０２５１】なお、本発明では、メモリセルアレイ７
１、７２および７３は、ＳＲＡＭのメモリセルアレイに
限らず、この他、例えば、ＤＲＡＭ等の各種ＲＡＭ、Ｅ
ＰＲＯＭ、Ｅ２ ＰＲＯＭ、、フラッシュメモリ、マス
クＲＯＭ等の各種ＲＯＭ等の各種メモリのメモリセルア
レイであってもよい。
【０２５２】このメモリＩＣ１０ａ（第４実施例）でも
前述した第１〜第３実施例と同様の効果が得られる。
【０２５３】特に、このメモリＩＣ１０ａでは、複数の
メモリセルアレイが積層されるので、大容量のメモリＩ
Ｃ（大規模メモリＩＣ）が得られる。換言すれば、同一
容量（同一規模）のメモリＩＣを製造する場合、狭い面
積にそのメモリＩＣを形成することができるので、メモ
リＩＣの小型化を図ることができる。
【０２５４】なお、本発明では、メモリセルアレイの層
数、すなわちメモリセルアレイを構成する被転写層（薄
膜デバイス層）の層数は、３層に限らず、２層または４
層以上であってもよい。
【０２５５】次に、本発明の３次元デバイスの第５実施
例を説明する。
【０２５６】図２３は、本発明の３次元デバイスの第５
実施例を模式的に示す斜視図である。なお、図２１に示
す前述した第４実施例との共通点については、説明を省
略し、主な相違点を説明する。
【０２５７】図２３に示す第５実施例の３次元デバイス
は、メモリＩＣである。メモリＩＣ１０ａは、基板（転
写側基板）２１と、この基板２１上に積層されたメモリ
７４と、メモリセルアレイ７２と、メモリセルアレイ７
３とを有している。
【０２５８】メモリ７４、メモリセルアレイ７２および
７３は、それぞれ、前述した薄膜構造の転写法により、
図２３中下側からこの順序で積層されている。すなわ
ち、メモリ７４、メモリセルアレイ７２および７３は、
それぞれ、被転写層（薄膜デバイス層）である。
【０２５９】メモリ７４は、主に、メモリセルアレイ７
１と、データの入出力を制御する入出力制御回路（Ｉ／
Ｏ）７４１と、目的のメモリセルの行アドレス（行方向
のアドレス）を指定する行デコーダ７４２と、目的のメ
モリセルの列アドレス（列方向のアドレス）を指定する
列デコーダ７４３とで構成されている。
【０２６０】このメモリＩＣ１０ａでは、メモリセルア
レイ７１、７２および７３で、１つのメモリセルアレイ
が構成されている。
【０２６１】そして、これらメモリセルアレイ７１、７
２および７３は、すべて、入出力制御回路７４１、行デ
コーダ７４２および列デコーダ７４３により、駆動され
る。従って、このメモリＩＣ１０ａでは、メモリ７４、
メモリセルアレイ７２および７３で、１つのメモリが構
成される。
【０２６２】このメモリＩＣ１０ａ（第５実施例）でも
前述した第４実施例と同様の効果が得られる。
【０２６３】なお、本発明では、メモリセルアレイの層
数、すなわちメモリセルアレイを構成する被転写層（薄
膜デバイス層）の層数は、２層に限らず、１層または３
層以上であってもよい。換言すれば、本発明では、メモ
リセルアレイを構成する被転写層（薄膜デバイス層）
と、メモリを構成する被転写層（薄膜デバイス層）の合
計の層数が、２層以上であればよい。
【０２６４】次に、本発明の３次元デバイスの第６実施
例を説明する。
【０２６５】図２４は、本発明の３次元デバイスの第６
実施例を模式的に示す斜視図である。なお、図２１に示
す前述した第４実施例との共通点については、説明を省
略し、主な相違点を説明する。
【０２６６】図２４に示す第６実施例の３次元デバイス
は、メモリＩＣである。メモリＩＣ１０ａは、基板（転
写側基板）２１と、この基板２１上に積層されたメモリ
７４と、メモリ７５と、メモリ７６とを有している。
【０２６７】各メモリ７４、７５および７６は、それぞ
れ、前述した薄膜構造の転写法により、図２４中下側か
らこの順序で積層されている。すなわち、各メモリ７
４、７５および７６は、それぞれ、被転写層（薄膜デバ
イス層）である。
【０２６８】メモリ７４は、主に、メモリセルアレイ７
１と、データの入出力を制御する入出力制御回路（Ｉ／
Ｏ）７４１と、目的のメモリセルの行アドレス（行方向
のアドレス）を指定する行デコーダ７４２と、目的のメ
モリセルの列アドレス（列方向のアドレス）を指定する
列デコーダ７４３とで構成されている。
【０２６９】このメモリセルアレイ７１は、入出力制御
回路７４１、行デコーダ７４２および列デコーダ７４３
により、駆動される。
【０２７０】また、メモリ７５は、前記メモリ７４と同
様に、主に、メモリセルアレイ７２と、入出力制御回路
（Ｉ／Ｏ）７５１と、行デコーダ７５２と、列デコーダ
７５３とで構成されている。
【０２７１】このメモリセルアレイ７２は、入出力制御
回路７５１、行デコーダ７５２および列デコーダ７５３
により、駆動される。
【０２７２】また、メモリ７６は、前記メモリ７４と同
様に、主に、メモリセルアレイ７３と、入出力制御回路
（Ｉ／Ｏ）７６１と、行デコーダ７６２と、列デコーダ
７６３とで構成されている。
【０２７３】このメモリセルアレイ７３は、入出力制御
回路７６１、行デコーダ７６２および列デコーダ７６３
により、駆動される。
【０２７４】このメモリＩＣ１０ａ（第６実施例）でも
前述した第４実施例と同様の効果が得られる。
【０２７５】なお、本発明では、メモリの層数、すなわ
ちメモリを構成する被転写層（薄膜デバイス層）の層数
は、３層に限らず、２層または４層以上であってもよ
い。
【０２７６】次に、本発明の３次元デバイスの第７実施
例を説明する。
【０２７７】図２５は、本発明の３次元デバイスの第７
実施例を模式的に示す図である。なお、図２１〜図２３
に示す前述した第４〜第６実施例との共通点について
は、説明を省略し、主な相違点を説明する。
【０２７８】図２５に示す第７実施例の３次元デバイス
は、システムＩＣ（システムＬＳＩ）である。システム
ＩＣ（システムＬＳＩ）１０ｂは、基板（転写側基板）
２１と、この基板２１上に積層されたロジック回路７７
と、メモリ７４とを有している。
【０２７９】ロジック回路７７およびメモリ７４は、そ
れぞれ、前述した薄膜構造の転写法により、図２５中下
側からこの順序で積層されている。すなわち、ロジック
回路７７およびメモリ７４は、それぞれ、被転写層（薄
膜デバイス層）である。
【０２８０】ロジック回路７７は、例えば、ＣＰＵ等で
構成される。
【０２８１】そして、メモリ７４は、このロジック回路
７７により駆動制御される。
【０２８２】このシステムＩＣ１０ｂ（第７実施例）で
も前述した第４〜第６実施例と同様の効果が得られる。
【０２８３】特に、このシステムＩＣ１０ｂでは、ロジ
ック回路７７とメモリ７４とをそれぞれに応じた（適し
た）デザインパラメータ、デザインルール（最小線
幅）、製造プロセスで形成することができる。すなわ
ち、ロジック回路７７とメモリ７４とを異なるデザイン
パラメータ、異なるデザインルール、異なる製造プロセ
スで形成することができる。
【０２８４】なお、本発明では、ロジック回路の層数、
すなわちロジック回路を構成する被転写層（薄膜デバイ
ス層）の層数は、１層に限らず、２層以上であってもよ
い。
【０２８５】また、本発明では、メモリの層数、すなわ
ちメモリを構成する被転写層（薄膜デバイス層）の層数
は、１層に限らず、２層以上であってもよい。
【０２８６】次に、本発明の３次元デバイスの第８実施
例を説明する。
【０２８７】図２６は、本発明の３次元デバイスの第８
実施例を模式的に示す図である。なお、図２５に示す前
述した第７実施例との共通点については、説明を省略
し、主な相違点を説明する。
【０２８８】図２６に示す第８実施例の３次元デバイス
は、システムＩＣ（システムＬＳＩ）である。システム
ＩＣ（システムＬＳＩ）１０ｂは、基板（転写側基板）
２１と、この基板２１上に積層されたロジック回路７７
と、メモリセルアレイ７１とを有している。
【０２８９】ロジック回路７７およびメモリセルアレイ
７１は、それぞれ、前述した薄膜構造の転写法により、
図２６中下側からこの順序で積層されている。すなわ
ち、ロジック回路７７およびメモリセルアレイ７１は、
それぞれ、被転写層（薄膜デバイス層）である。
【０２９０】メモリセルアレイ７１は、ロジック回路７
７により駆動制御される。
【０２９１】すなわち、ロジック回路７７は、メモリセ
ルアレイ７１に対し、データの入出力を制御する図示し
ない入出力制御回路（Ｉ／Ｏ）と、目的のメモリセルの
行アドレス（行方向のアドレス）を指定する図示しない
行デコーダと、目的のメモリセルの列アドレス（列方向
のアドレス）を指定する図示しない列デコーダとを有し
ている。
【０２９２】このロジック回路７７は、例えば、ＣＰＵ
等で構成される。
【０２９３】このシステムＩＣ１０ｂ（第８実施例）で
も前述した第７実施例と同様の効果が得られる。
【０２９４】なお、本発明では、ロジック回路の層数、
すなわちロジック回路を構成する被転写層（薄膜デバイ
ス層）の層数は、１層に限らず、２層以上であってもよ
い。
【０２９５】また、本発明では、メモリセルアレイの層
数、すなわちメモリセルアレイを構成する被転写層（薄
膜デバイス層）の層数は、１層に限らず、２層以上であ
ってもよい。
【０２９６】次に、本発明の３次元デバイスの第９実施
例を説明する。
【０２９７】図２７は、本発明の３次元デバイスの第９
実施例を模式的に示す図である。なお、図２１〜図２３
に示す前述した第４〜第６実施例との共通点について
は、説明を省略し、主な相違点を説明する。
【０２９８】図２７に示す第９実施例の３次元デバイス
は、ＩＣ（ＬＳＩ）である。ＩＣ（ＬＳＩ）１０ｃは、
基板（転写側基板）２１と、この基板２１上に積層され
たロジック回路７７と、ロジック回路７８とを有してい
る。
【０２９９】ロジック回路７７および７８は、それぞ
れ、前述した薄膜構造の転写法により、図２７中下側か
らこの順序で積層されている。すなわち、ロジック回路
７７および７８は、それぞれ、被転写層（薄膜デバイス
層）である。
【０３００】各ロジック回路７７および７８は、それぞ
れ、例えば、ＣＰＵ等で構成される。
【０３０１】このＩＣ１０ｃ（第９実施例）でも前述し
た第４〜第６実施例と同様の効果が得られる。
【０３０２】特に、このＩＣ１０ｃでは、複数のロジッ
ク回路が積層されるので、大規模のロジック回路、すな
わち、大規模のＩＣ（ＬＳＩ）が得られる。換言すれ
ば、同一規模のＩＣを製造する場合、狭い面積にそのＩ
Ｃを形成することができるので、ＩＣの小型化を図るこ
とができる。
【０３０３】なお、本発明では、ロジック回路の層数、
すなわちロジック回路を構成する被転写層（薄膜デバイ
ス層）の層数は、２層に限らず、３層以上であってもよ
い。
【０３０４】上述した第４〜第９実施例において、本発
明では、さらに、１または２以上の他の被転写層（薄膜
デバイス層）が形成されていてもよい。
【０３０５】この場合、前記他の被転写層（薄膜デバイ
ス層）の位置は、特に限定されない。
【０３０６】また、前記他の被転写層（薄膜デバイス
層）としては、例えば、光センサー、磁気センサー等の
各種センサー等が挙げられる。
【０３０７】以上、本発明の３次元デバイスを図示の実
施例に基づいて説明したが、本発明は、これに限定され
るものではない。
【０３０８】例えば、本発明では、３次元デバイスの被
転写層（薄膜デバイス層）の層数を３層以上にする場合
には、所定の被転写層間（被転写層同士）を第１実施例
または第２実施例等のように電気的に接続し（以下、
「電気的に接続」と言う）、他の被転写層間では、第３
実施例等のように、光（光信号）による通信が可能（以
下、「光学的に接続」と言う）であるように構成しても
よい。
【０３０９】また、本発明では、所定の被転写層間につ
いて、その一部を電気的に接続し、残部を光学的に接続
してもよい。
【０３１０】また、本発明では、各被転写層（薄膜デバ
イス層）のうちの１層または２層以上が、メモリまたは
メモリセルアレイを構成する場合、層内に、複数の種類
のメモリまたはメモリセルアレイが形成されていてもよ
い。
【０３１１】また、本発明では、各被転写層（薄膜デバ
イス層）のうちの２層以上が、メモリまたはメモリセル
アレイを構成する場合、複数の種類のメモリまたはメモ
リセルアレイが積層されていてもよい。
【０３１２】また、本発明では、３次元デバイスを構成
する複数の被転写層（薄膜デバイス層）のうちの少なく
とも１層が前述した薄膜構造の転写方法（転写技術）に
より転写されていればよい。
【０３１３】なお、本発明における転写方法は、前述し
た方法には限らない。
【０３１４】
【発明の効果】以上説明したように、本発明の３次元デ
バイスによれば、薄膜デバイス層が転写方法により積層
したものであるので、容易に、３次元デバイス（例え
ば、３次元ＩＣ）を製造することができる。
【０３１５】特に、各薄膜デバイス層をそれぞれ単独で
形成することができるので、従来のような下層（下側の
薄膜デバイス層）への悪影響を考慮することがなく、製
造条件の自由度が広い。
【０３１６】そして、本発明では、複数の薄膜デバイス
層が積層されているので、集積度を高くすることができ
る。
【０３１７】また、本発明では、各薄膜デバイス層を異
なる基板上に形成することができるので、各薄膜デバイ
ス層をそれぞれ最適なデバイスパラメータ、最適なデザ
インルール、最適な製造プロセスで形成することがで
き、これにより信頼性が高く、高性能のデバイスを提供
することができる。
【０３１８】また、本発明では、層毎に良品の薄膜デバ
イス層のみを選別して積層することができるので、同一
基板上に各層を順次形成（直接各層を形成）して３次元
デバイスを製造する場合に比べ、歩留りが高い。
【図面の簡単な説明】
【図１】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図２】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図３】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図４】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図５】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図６】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図７】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図８】本発明における薄膜構造の転写方法の実施例の
工程を模式的に示す断面図である。
【図９】本発明の３次元デバイスの第１実施例を模式的
に示す断面図である。
【図１０】図９に示す３次元デバイスの製造方法の工程
を模式的に示す断面図である。
【図１１】図９に示す３次元デバイスの製造方法の工程
を模式的に示す断面図である。
【図１２】図９に示す３次元デバイスの製造方法の工程
を模式的に示す断面図である。
【図１３】図９に示す３次元デバイスの製造方法の工程
を模式的に示す断面図である。
【図１４】図９に示す３次元デバイスの製造方法の工程
を模式的に示す断面図である。
【図１５】図９に示す３次元デバイスの製造方法の工程
を模式的に示す断面図である。
【図１６】本発明の３次元デバイスの他の構成例を模式
的に示す断面図である。
【図１７】本発明の３次元デバイスの第２実施例を模式
的に示す断面図である。
【図１８】本発明の３次元デバイスの第３実施例を模式
的に示す断面図である。
【図１９】本発明における有機ＥＬ素子の構成例を示す
断面図である。
【図２０】本発明におけるＰＩＮフォトダイオードの構
成例を示す断面図である。
【図２１】本発明の３次元デバイスの第４実施例を模式
的に示す図である。
【図２２】本発明におけるＳＲＡＭのメモリセル（１セ
ル）の構成例を示す回路図である。
【図２３】本発明の３次元デバイスの第５実施例を模式
的に示す斜視図である。
【図２４】本発明の３次元デバイスの第６実施例を模式
的に示す斜視図である。
【図２５】本発明の３次元デバイスの第７実施例を模式
的に示す図である。
【図２６】本発明の３次元デバイスの第８実施例を模式
的に示す図である。
【図２７】本発明の３次元デバイスの第９実施例を模式
的に示す図である。
【符号の説明】 １ 基板 １１ 分離層形成面 １２ 照射光入射面 ２ 分離層 ２ａ、２ｂ 界面 ３ 中間層 ４、４１〜４３ 被転写層 ４１１、４１２ 接続電極 ４２１、４２２ 接続電極 ４１３、４２３ 発光部 ４１４、４２４ 受光部 ４３１〜４２４ 接続電極 ５ 接着層 ６ 転写体 ７ 照射光 １０ ３次元デバイス １０ａ メモリＩＣ １０ｂ システムＩＣ １０ｃ ＩＣ ２１ 基板 ２２、２３ 導電性接着層 ２４ 接着層 ２５ 透明の接着層 ３０ 有機ＥＬ素子 ３１ 透明電極 ３２ 発光層 ３３ 金属電極 ３４ 隔壁 ５０ ＰＩＮフォトダイオード ５１ 受光部窓電極 ５２ ｐ型ａ−ＳｉＣ層 ５３ ｉ型ａ−Ｓｉ層 ５４ ｎ型ａ−ＳｉＣ層 ５５ Ａｌ−Ｓｉ−Ｃｕ層 ６０ 薄膜トランジスタ ６１ ソース層 ６２ ドレイン層 ６３ チャネル層 ６４ ゲート絶縁膜 ６５ ゲート電極 ６６ 層間絶縁膜 ６７、６８ 電極 ６９ 保護膜 ７１〜７３ メモリセルアレイ ７４ メモリ ７４１ 入出力制御回路 ７４２ 行デコーダ ７４３ 列デコーダ ７５ メモリ ７５１ 入出力制御回路 ７５２ 行デコーダ ７５３ 列デコーダ ７６ メモリ ７６１ 入出力制御回路 ７６２ 行デコーダ ７６３ 列デコーダ ７７、７８ ロジック回路 ８０ メモリセル ８１、８２ ｎＭＯＳ薄膜トランジスタ ８３、８５ ｐＭＯＳ薄膜トランジスタ ８４、８６ ｎＭＯＳ薄膜トランジスタ ８７、８８ ビット線 ８９ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ３８１ 29/786 ６８１Ｅ 21/336 29/78 ６１３Ｚ 39/02 ６２７Ｄ 39/24 43/12

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 ２次元方向の所定の領域内に配置される
    薄膜デバイス層をその厚さ方向に複数積層してなる３次
    元デバイスであって、 前記各薄膜デバイス層のうちの少なくとも１つが、転写
    法により積層したものであることを特徴とする３次元デ
    バイス。
  2. 【請求項２】 基体上に、２次元方向に広がる所定の領
    域内で回路を構成する薄膜デバイス層をその厚さ方向に
    複数積層して３次元方向の回路を構成する３次元デバイ
    スであって、 前記各薄膜デバイス層のうちの少なくとも１つが、転写
    法により積層したものであることを特徴とする３次元デ
    バイス。
  3. 【請求項３】 前記転写法は、元基板上に分離層を介し
    て薄膜デバイス層を形成した後、前記分離層に照射光を
    照射して、前記分離層の層内および／または界面におい
    て剥離を生ぜしめ、前記元基板上の薄膜デバイス層を３
    次元デバイスの基板側へ転写するものである請求項１ま
    たは２に記載の３次元デバイス。
  4. 【請求項４】 前記分離層の剥離は、分離層を構成する
    物質の原子間または分子間の結合力が消失または減少す
    ることにより生じる請求項３に記載の３次元デバイス。
  5. 【請求項５】 前記分離層の剥離は、分離層を構成する
    物質から気体が発生することにより生じる請求項３に記
    載の３次元デバイス。
  6. 【請求項６】 前記照射光は、レーザ光である請求項３
    ないし５のいずれかに記載の３次元デバイス。
  7. 【請求項７】 前記分離層は、非晶質シリコン、セラミ
    ックス、金属または有機高分子材料で構成されている請
    求項３ないし６のいずれかに記載の３次元デバイス。
  8. 【請求項８】 前記薄膜デバイス層は、接続電極を有
    し、該接続電極により、隣接する前記薄膜デバイス層同
    士が電気的に接続されている請求項１ないし７のいずれ
    かに記載の３次元デバイス。
  9. 【請求項９】 前記接続電極は、前記薄膜デバイス層の
    両面に存在する請求項８に記載の３次元デバイス。
  10. 【請求項１０】 異方性導電膜を介して隣接する前記薄
    膜デバイス層同士が接合されている請求項８または９に
    記載の３次元デバイス。
  11. 【請求項１１】 前記各薄膜デバイス層のうちの対応す
    る２層において、一方の層は、発光部を有し、他方の層
    は、前記発光部からの光を受光する受光部を有し、これ
    ら発光部および受光部により、前記２層間で光による通
    信が可能となるよう構成されている請求項１ないし７の
    いずれかに記載の３次元デバイス。
  12. 【請求項１２】 前記転写して積層される薄膜デバイス
    層は、他の薄膜デバイス層のうちの少なくとも１つと同
    時に製造されたものである請求項１ないし１１のいずれ
    かに記載の３次元デバイス。
  13. 【請求項１３】 前記各薄膜デバイス層のうちの少なく
    とも１つは、複数の薄膜トランジスタを有する請求項１
    ないし１２のいずれかに記載の３次元デバイス。
  14. 【請求項１４】 前記各薄膜デバイス層のうちの少なく
    とも１つは、メモリセルアレイを構成するものである請
    求項１ないし１３のいずれかに記載の３次元デバイス。
  15. 【請求項１５】 前記各薄膜デバイス層のうちの複数の
    層により、１つのメモリが構成されている請求項１ない
    し１４のいずれかに記載の３次元デバイス。
  16. 【請求項１６】 前記各薄膜デバイス層のうちの少なく
    とも１つは、メモリセルアレイを構成するものであり、
    他の薄膜デバイス層のうちの少なくとも１つは、ロジッ
    ク回路を構成するものである請求項１ないし１３のいず
    れかに記載の３次元デバイス。
  17. 【請求項１７】 前記ロジック回路により、前記メモリ
    セルアレイを駆動するよう構成されている請求項１６に
    記載の３次元デバイス。
  18. 【請求項１８】 前記ロジック回路と前記メモリセルア
    レイは、異なるデザインルールで形成したものである請
    求項１６または１７に記載の３次元デバイス。
  19. 【請求項１９】 前記ロジック回路と前記メモリセルア
    レイは、異なるデザインパラメータで形成したものであ
    る請求項１６または１７に記載の３次元デバイス。
  20. 【請求項２０】 前記ロジック回路と前記メモリセルア
    レイは、異なる製造プロセスで形成したものである請求
    項１６または１７に記載の３次元デバイス。
JP04988398A 1998-03-02 1998-03-02 ３次元デバイスの製造方法 Expired - Fee Related JP4085459B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP04988398A JP4085459B2 (ja) 1998-03-02 1998-03-02 ３次元デバイスの製造方法
US09/403,543 US6846703B2 (en) 1998-03-02 1999-02-24 Three-dimensional device
KR10-1999-7010105A KR100529842B1 (ko) 1998-03-02 1999-02-24 3차원 디바이스 및 그 제조 방법
CNB998002100A CN1238898C (zh) 1998-03-02 1999-02-24 三维器件
EP99905304A EP1017100A4 (en) 1998-03-02 1999-02-24 THREE-DIMENSIONAL COMPONENT
EP05076780A EP1603163A3 (en) 1998-03-02 1999-02-24 Three-dimensional semiconductor device
PCT/JP1999/000864 WO1999045593A1 (en) 1998-03-02 1999-02-24 Three-dimensional device
TW088103006A TW407295B (en) 1998-03-02 1999-02-26 Three dimension device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04988398A JP4085459B2 (ja) 1998-03-02 1998-03-02 ３次元デバイスの製造方法

Publications (2)

Publication Number Publication Date
JPH11251518A true JPH11251518A (ja) 1999-09-17
JP4085459B2 JP4085459B2 (ja) 2008-05-14

Family

ID=12843449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04988398A Expired - Fee Related JP4085459B2 (ja) 1998-03-02 1998-03-02 ３次元デバイスの製造方法

Country Status (7)

Country Link
US (1) US6846703B2 (ja)
EP (2) EP1017100A4 (ja)
JP (1) JP4085459B2 (ja)
KR (1) KR100529842B1 (ja)
CN (1) CN1238898C (ja)
TW (1) TW407295B (ja)
WO (1) WO1999045593A1 (ja)

Cited By (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026285A (ja) * 2000-07-07 2002-01-25 Seiko Epson Corp 強誘電体メモリ装置およびその製造方法
JP2002110907A (ja) * 2000-07-31 2002-04-12 Hynix Semiconductor Inc 半導体素子及びその製造方法
JP2002231909A (ja) * 2001-01-31 2002-08-16 Canon Inc 薄膜半導体装置の製造方法
JP2003142666A (ja) * 2001-07-24 2003-05-16 Seiko Epson Corp 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器
JP2003521125A (ja) * 2000-01-28 2003-07-08 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 半導体デバイスを移動、及び、積層させる方法
US6690599B2 (en) 2000-12-27 2004-02-10 Seiko Epson Corporation Ferroelectric memory device
JP2004200522A (ja) * 2002-12-19 2004-07-15 Semiconductor Energy Lab Co Ltd 半導体チップおよびその作製方法
JP2004214645A (ja) * 2002-12-17 2004-07-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2004532515A (ja) * 2001-03-02 2004-10-21 コミサリヤ・ア・レネルジ・アトミク 特殊基板における薄膜製造方法およびその適用
US6814832B2 (en) 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
JP2004349513A (ja) * 2003-05-22 2004-12-09 Seiko Epson Corp 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器
US6887650B2 (en) 2001-07-24 2005-05-03 Seiko Epson Corporation Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance
JP2005203763A (ja) * 2003-12-19 2005-07-28 Semiconductor Energy Lab Co Ltd 半導体集積回路、並びに半導体装置、及び該半導体集積回路の作製方法
JP2005217397A (ja) * 2004-01-29 2005-08-11 Hynix Semiconductor Inc 直列ダイオードセルを利用した不揮発性メモリ装置
JP2006287068A (ja) * 2005-04-01 2006-10-19 Seiko Epson Corp 転写用基板、可撓性配線基板の製造方法および電子機器の製造方法
JP2006310831A (ja) * 2005-03-31 2006-11-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
JP2007503129A (ja) * 2003-06-12 2007-02-15 インターナショナル・ビジネス・マシーンズ・コーポレーション レーザ移動を用いて感熱基板上に移植した磁気ランダム・アクセス・メモリ（ｍｒａｍ）デバイスおよびこれを製造する方法
JP2007180492A (ja) * 2005-12-01 2007-07-12 National Institute Of Information & Communication Technology 薄層デバイスの作成方法
US7253087B2 (en) 2003-05-23 2007-08-07 Seiko Epson Corporation Method of producing thin-film device, electro-optical device, and electronic apparatus
US7361944B2 (en) 2004-03-18 2008-04-22 Seiko Epson Corporation Electrical device with a plurality of thin-film device layers
US7393725B2 (en) 2004-10-19 2008-07-01 Seiko Epson Corporation Method of manufacturing thin film device electro-optic device, and electronic instrument
JP2008192277A (ja) * 2007-01-31 2008-08-21 Northern Lights Semiconductor Corp 磁性メモリを備えた集積回路
CN100438047C (zh) * 2004-09-30 2008-11-26 精工爱普生株式会社 转移基板和半导体器件的制造方法
JP2009503883A (ja) * 2005-08-03 2009-01-29 インゲニア・テクノロジー・リミテッド メモリアクセス
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7570516B2 (en) 2000-01-18 2009-08-04 Hitachi, Ltd. Three-dimensional semiconductor memory device having a first and second charge accumulation region
JP2009537068A (ja) * 2006-05-12 2009-10-22 インフィニット パワー ソリューションズ， インコーポレイテッド 集積回路または回路基板上の薄膜電池、およびその製造方法
JP2010245288A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
JP2010541281A (ja) * 2007-10-02 2010-12-24 フリースケール セミコンダクター インコーポレイテッド ２つの結合された層を用いたプログラマブルｒｏｍ及び動作方法
US7939831B2 (en) 2002-12-17 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012513118A (ja) * 2008-12-18 2012-06-07 マイクロン テクノロジー， インク． キャパシタレスメモリセルを論理素子と集積化するための方法および構造
JP2012169028A (ja) * 2011-01-26 2012-09-06 Semiconductor Energy Lab Co Ltd 一時記憶回路、記憶装置、信号処理回路
JP2013145875A (ja) * 2011-12-15 2013-07-25 Semiconductor Energy Lab Co Ltd 記憶装置
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP2016021407A (ja) * 2002-10-30 2016-02-04 株式会社半導体エネルギー研究所 発光装置および電子機器
JP2016076714A (ja) * 2010-07-02 2016-05-12 株式会社半導体エネルギー研究所 半導体装置
JP2016225653A (ja) * 2010-11-05 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
JP2017074718A (ja) * 2015-10-15 2017-04-20 日立マクセル株式会社 グラビアオフセット印刷用凹版およびその製造方法
US9634296B2 (en) 2002-08-09 2017-04-25 Sapurast Research Llc Thin film battery on an integrated circuit or circuit board and method thereof
US9793523B2 (en) 2002-08-09 2017-10-17 Sapurast Research Llc Electrochemical apparatus with barrier layer protected substrate
KR20220037441A (ko) * 2019-07-29 2022-03-24 마이크로소프트 테크놀로지 라이센싱, 엘엘씨 초전도체에 커플링된 반도체 나노와이어에 대한 제조 방법

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
JP4014831B2 (ja) * 2000-09-04 2007-11-28 株式会社半導体エネルギー研究所 Ｅｌ表示装置及びその駆動方法
US20030120858A1 (en) 2000-09-15 2003-06-26 Matrix Semiconductor, Inc. Memory devices and methods for use therewith
KR100823047B1 (ko) * 2000-10-02 2008-04-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 자기발광 장치 및 그 구동 방법
US6591394B2 (en) 2000-12-22 2003-07-08 Matrix Semiconductor, Inc. Three-dimensional memory array and method for storing data bits and ECC bits therein
JP2003114646A (ja) * 2001-08-03 2003-04-18 Semiconductor Energy Lab Co Ltd 表示装置及びその駆動方法。
FR2829292B1 (fr) * 2001-08-31 2004-09-10 Atmel Grenoble Sa Procede de fabrication de capteur d'image couleur avec substrat de support soude plot sur plot
US6504742B1 (en) * 2001-10-31 2003-01-07 Hewlett-Packard Company 3-D memory device for large storage capacity
WO2003041167A1 (fr) * 2001-11-05 2003-05-15 Mitsumasa Koyanagi Dispositif semi-conducteur comprenant un film en materiau a constante dielectrique faible et procede de fabrication associe
US8445130B2 (en) 2002-08-09 2013-05-21 Infinite Power Solutions, Inc. Hybrid thin-film battery
US8404376B2 (en) * 2002-08-09 2013-03-26 Infinite Power Solutions, Inc. Metal film encapsulation
US8394522B2 (en) 2002-08-09 2013-03-12 Infinite Power Solutions, Inc. Robust metal film encapsulation
US8431264B2 (en) 2002-08-09 2013-04-30 Infinite Power Solutions, Inc. Hybrid thin-film battery
US7427538B2 (en) * 2002-08-16 2008-09-23 Intel Corporation Semiconductor on insulator apparatus and method
WO2004017410A1 (ja) * 2002-08-19 2004-02-26 Seiko Epson Corporation 強誘電体メモリおよびその製造方法
JP4101643B2 (ja) 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2256807A3 (en) * 2003-01-08 2017-05-17 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and its fabricating method
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP2004241632A (ja) * 2003-02-06 2004-08-26 Seiko Epson Corp 強誘電体メモリおよびその製造方法
TW582099B (en) * 2003-03-13 2004-04-01 Ind Tech Res Inst Method of adhering material layer on transparent substrate and method of forming single crystal silicon on transparent substrate
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US6821826B1 (en) * 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
EP1542272B1 (en) * 2003-10-06 2016-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP1569263B1 (de) * 2004-02-27 2011-11-23 OSRAM Opto Semiconductors GmbH Verfahren zum Verbinden zweier Wafer
JP2005275315A (ja) * 2004-03-26 2005-10-06 Semiconductor Energy Lab Co Ltd 表示装置、その駆動方法及びそれを用いた電子機器
JP4465715B2 (ja) * 2004-04-16 2010-05-19 セイコーエプソン株式会社 薄膜デバイス、集積回路、電気光学装置、電子機器
GB0413749D0 (en) 2004-06-19 2004-07-21 Koninkl Philips Electronics Nv Active matrix electronic array device
US7312487B2 (en) * 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7502040B2 (en) * 2004-12-06 2009-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method thereof and electronic appliance
US20060139265A1 (en) * 2004-12-28 2006-06-29 Semiconductor Energy Laboratory Co., Ltd. Driving method of display device
US20060158399A1 (en) 2005-01-14 2006-07-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of display device
US8633919B2 (en) * 2005-04-14 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Display device, driving method of the display device, and electronic device
US7719526B2 (en) 2005-04-14 2010-05-18 Semiconductor Energy Laboratory Co., Ltd. Display device, and driving method and electronic apparatus of the display device
EP2264690A1 (en) * 2005-05-02 2010-12-22 Semiconductor Energy Laboratory Co, Ltd. Display device and gray scale driving method with subframes thereof
WO2006132382A2 (en) * 2005-06-07 2006-12-14 Fujifilm Corporation Method of manufacturing a film
KR101404582B1 (ko) * 2006-01-20 2014-06-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 구동방법
DE602006003994D1 (de) * 2006-02-03 2009-01-15 Siemens Ag Verfahren zur Glättung von Wechselstrom aus einer Reihe von Energieerzeugungseinheiten sowie Windkraftanlage mit mehreren Windmühlen mit variabler Rotationsgeschwindigkeit
KR100763912B1 (ko) * 2006-04-17 2007-10-05 삼성전자주식회사 비정질 실리콘 박막트랜지스터 및 이를 구비하는 유기 발광디스플레이
JP2008166381A (ja) * 2006-12-27 2008-07-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR101519061B1 (ko) * 2008-01-21 2015-05-11 삼성전자주식회사 하나의 고전압 레벨 쉬프터를 공유하는 로우 디코더를 갖는플래쉬 메모리 장치
KR101435522B1 (ko) * 2008-01-23 2014-09-02 삼성전자 주식회사 바이오 칩
JP4948473B2 (ja) * 2008-04-21 2012-06-06 三洋電機株式会社 太陽電池モジュール
KR101046060B1 (ko) * 2008-07-29 2011-07-01 주식회사 동부하이텍 이미지센서 제조방법
WO2010015878A2 (en) * 2008-08-06 2010-02-11 S.O.I. Tec Silicon On Insulator Technologies Process for modifying a substrate
JP5426417B2 (ja) * 2010-02-03 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8664658B2 (en) * 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP5770068B2 (ja) * 2010-11-12 2015-08-26 株式会社半導体エネルギー研究所 半導体装置
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
TWI564890B (zh) 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
TWI433625B (zh) 2011-07-04 2014-04-01 Ind Tech Res Inst 軟性電子元件的製法
FR2980280B1 (fr) * 2011-09-20 2013-10-11 Soitec Silicon On Insulator Procede de separation d'une couche dans une structure composite
WO2013058222A1 (ja) * 2011-10-18 2013-04-25 富士電機株式会社 固相接合ウエハの支持基板の剥離方法および半導体装置の製造方法
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2013172220A1 (en) 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Pixel circuit, display device, and electronic device
US9948346B2 (en) * 2012-11-01 2018-04-17 Mediatek Inc. Communication system with up-converter and digital baseband processing circuit implemented in one die separated from another die having down-converter, and related communication method thereof
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
KR101461075B1 (ko) * 2013-05-21 2014-11-19 광주과학기술원 전사 인쇄용 기판, 전사 인쇄용 기판 제조 방법 및 전사 인쇄 방법
JP5852609B2 (ja) * 2013-06-10 2016-02-03 長野計器株式会社 センサ
TWI561368B (en) * 2014-02-19 2016-12-11 Xyzprinting Inc Three dimensional printing apparatus
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
JP6558420B2 (ja) * 2017-09-27 2019-08-14 セイコーエプソン株式会社 電気光学装置及び電子機器
CN110226229A (zh) * 2018-01-02 2019-09-10 孙润光 一种显示器件结构
US10978428B2 (en) 2019-05-07 2021-04-13 SK Hynix Inc. Manufacturing method of semiconductor device
JP2022127597A (ja) * 2021-02-19 2022-08-31 株式会社半導体エネルギー研究所 電子装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2902002A1 (de) * 1979-01-19 1980-07-31 Gerhard Krause Dreidimensional integrierte elektronische schaltungen
JPS5617083A (en) 1979-07-20 1981-02-18 Hitachi Ltd Semiconductor device and its manufacture
JPS6199362A (ja) 1984-10-22 1986-05-17 Fujitsu Ltd 半導体装置
JPS62145760A (ja) 1985-12-20 1987-06-29 Hitachi Ltd 半導体素子
US4888631A (en) * 1986-01-17 1989-12-19 Sharp Kabushiki Kaisha Semiconductor dynamic memory device
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JPS62219954A (ja) 1986-03-20 1987-09-28 Fujitsu Ltd 三次元ｉｃの製造方法
JPH02285678A (ja) * 1989-04-27 1990-11-22 Ricoh Co Ltd 半導体装置
JPH0344067A (ja) * 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5819406A (en) * 1990-08-29 1998-10-13 Canon Kabushiki Kaisha Method for forming an electrical circuit member
US5499124A (en) * 1990-12-31 1996-03-12 Vu; Duy-Phach Polysilicon transistors formed on an insulation layer which is adjacent to a liquid crystal material
US5528397A (en) * 1991-12-03 1996-06-18 Kopin Corporation Single crystal silicon transistors for display panels
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
JP3227930B2 (ja) 1993-09-09 2001-11-12 ソニー株式会社 複合半導体装置及びその製造方法
JPH09503622A (ja) * 1993-09-30 1997-04-08 コピン・コーポレーシヨン 転写薄膜回路を使用した３次元プロセッサー
CA2138218C (en) * 1993-12-16 2000-10-10 Shinji Tanaka Process for delaminating organic resin from board and process for manufacturing organic resin multi-layer wiring board
JP3770631B2 (ja) 1994-10-24 2006-04-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3809681B2 (ja) 1996-08-27 2006-08-16 セイコーエプソン株式会社 剥離方法
JPH10335577A (ja) 1997-06-05 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3116085B2 (ja) * 1997-09-16 2000-12-11 東京農工大学長 半導体素子形成法
JP4126747B2 (ja) * 1998-02-27 2008-07-30 セイコーエプソン株式会社 ３次元デバイスの製造方法

Cited By (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7570516B2 (en) 2000-01-18 2009-08-04 Hitachi, Ltd. Three-dimensional semiconductor memory device having a first and second charge accumulation region
US7826266B2 (en) 2000-01-18 2010-11-02 Hitachi, Ltd. Semiconductor device having global and local data lines coupled to memory mats
JP2003521125A (ja) * 2000-01-28 2003-07-08 アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ 半導体デバイスを移動、及び、積層させる方法
JP5022549B2 (ja) * 2000-01-28 2012-09-12 アイメック 半導体デバイスを移動、及び、積層させる方法
JP2002026285A (ja) * 2000-07-07 2002-01-25 Seiko Epson Corp 強誘電体メモリ装置およびその製造方法
JP2002110907A (ja) * 2000-07-31 2002-04-12 Hynix Semiconductor Inc 半導体素子及びその製造方法
US6891741B2 (en) 2000-12-27 2005-05-10 Seiko Epson Corporation Ferroelectric memory device
US6690599B2 (en) 2000-12-27 2004-02-10 Seiko Epson Corporation Ferroelectric memory device
JP2002231909A (ja) * 2001-01-31 2002-08-16 Canon Inc 薄膜半導体装置の製造方法
JP2004532515A (ja) * 2001-03-02 2004-10-21 コミサリヤ・ア・レネルジ・アトミク 特殊基板における薄膜製造方法およびその適用
US6814832B2 (en) 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
US6887650B2 (en) 2001-07-24 2005-05-03 Seiko Epson Corporation Transfer method, method of manufacturing thin film devices, method of manufacturing integrated circuits, circuit board and manufacturing method thereof, electro-optical apparatus and manufacturing method thereof, ic card, and electronic appliance
JP2003142666A (ja) * 2001-07-24 2003-05-16 Seiko Epson Corp 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器
US9634296B2 (en) 2002-08-09 2017-04-25 Sapurast Research Llc Thin film battery on an integrated circuit or circuit board and method thereof
US9793523B2 (en) 2002-08-09 2017-10-17 Sapurast Research Llc Electrochemical apparatus with barrier layer protected substrate
US9508620B2 (en) 2002-10-30 2016-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9929190B2 (en) 2002-10-30 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016021407A (ja) * 2002-10-30 2016-02-04 株式会社半導体エネルギー研究所 発光装置および電子機器
US8153506B2 (en) 2002-12-17 2012-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7939831B2 (en) 2002-12-17 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2004214645A (ja) * 2002-12-17 2004-07-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP2004200522A (ja) * 2002-12-19 2004-07-15 Semiconductor Energy Lab Co Ltd 半導体チップおよびその作製方法
US8384699B2 (en) 2003-02-12 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
US9429800B2 (en) 2003-02-12 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044946B2 (en) 2003-02-12 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7746333B2 (en) 2003-02-12 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2004349513A (ja) * 2003-05-22 2004-12-09 Seiko Epson Corp 薄膜回路装置及びその製造方法、並びに電気光学装置、電子機器
US7253087B2 (en) 2003-05-23 2007-08-07 Seiko Epson Corporation Method of producing thin-film device, electro-optical device, and electronic apparatus
JP2007503129A (ja) * 2003-06-12 2007-02-15 インターナショナル・ビジネス・マシーンズ・コーポレーション レーザ移動を用いて感熱基板上に移植した磁気ランダム・アクセス・メモリ（ｍｒａｍ）デバイスおよびこれを製造する方法
JP2005203763A (ja) * 2003-12-19 2005-07-28 Semiconductor Energy Lab Co Ltd 半導体集積回路、並びに半導体装置、及び該半導体集積回路の作製方法
JP2005217397A (ja) * 2004-01-29 2005-08-11 Hynix Semiconductor Inc 直列ダイオードセルを利用した不揮発性メモリ装置
US7361944B2 (en) 2004-03-18 2008-04-22 Seiko Epson Corporation Electrical device with a plurality of thin-film device layers
CN100438047C (zh) * 2004-09-30 2008-11-26 精工爱普生株式会社 转移基板和半导体器件的制造方法
US7393725B2 (en) 2004-10-19 2008-07-01 Seiko Epson Corporation Method of manufacturing thin film device electro-optic device, and electronic instrument
JP2006310831A (ja) * 2005-03-31 2006-11-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその駆動方法
JP2006287068A (ja) * 2005-04-01 2006-10-19 Seiko Epson Corp 転写用基板、可撓性配線基板の製造方法および電子機器の製造方法
JP2009503883A (ja) * 2005-08-03 2009-01-29 インゲニア・テクノロジー・リミテッド メモリアクセス
JP2007180492A (ja) * 2005-12-01 2007-07-12 National Institute Of Information & Communication Technology 薄層デバイスの作成方法
JP2009537068A (ja) * 2006-05-12 2009-10-22 インフィニット パワー ソリューションズ， インコーポレイテッド 集積回路または回路基板上の薄膜電池、およびその製造方法
JP4714723B2 (ja) * 2007-01-31 2011-06-29 ノーザン ライツ セミコンダクター コーポレイション 磁性メモリを備えた集積回路
JP2008192277A (ja) * 2007-01-31 2008-08-21 Northern Lights Semiconductor Corp 磁性メモリを備えた集積回路
JP2010541281A (ja) * 2007-10-02 2010-12-24 フリースケール セミコンダクター インコーポレイテッド ２つの結合された層を用いたプログラマブルｒｏｍ及び動作方法
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012513118A (ja) * 2008-12-18 2012-06-07 マイクロン テクノロジー， インク． キャパシタレスメモリセルを論理素子と集積化するための方法および構造
US8704286B2 (en) 2008-12-18 2014-04-22 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US9129848B2 (en) 2008-12-18 2015-09-08 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
JP2010245288A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
JP2016076714A (ja) * 2010-07-02 2016-05-12 株式会社半導体エネルギー研究所 半導体装置
US10319723B2 (en) 2010-07-02 2019-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9780093B2 (en) 2010-07-02 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11233055B2 (en) 2010-07-02 2022-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256820A (ja) * 2010-09-03 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI651832B (zh) * 2010-11-05 2019-02-21 半導體能源研究所股份有限公司 半導體裝置
JP2016225653A (ja) * 2010-11-05 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
JP2012169028A (ja) * 2011-01-26 2012-09-06 Semiconductor Energy Lab Co Ltd 一時記憶回路、記憶装置、信号処理回路
JP2016015502A (ja) * 2011-01-26 2016-01-28 株式会社半導体エネルギー研究所 信号処理回路
US9990965B2 (en) 2011-12-15 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Storage device
JP2013145875A (ja) * 2011-12-15 2013-07-25 Semiconductor Energy Lab Co Ltd 記憶装置
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP2017074718A (ja) * 2015-10-15 2017-04-20 日立マクセル株式会社 グラビアオフセット印刷用凹版およびその製造方法
KR20220037441A (ko) * 2019-07-29 2022-03-24 마이크로소프트 테크놀로지 라이센싱, 엘엘씨 초전도체에 커플링된 반도체 나노와이어에 대한 제조 방법

Also Published As

Publication number Publication date
TW407295B (en) 2000-10-01
US6846703B2 (en) 2005-01-25
CN1238898C (zh) 2006-01-25
EP1017100A1 (en) 2000-07-05
EP1603163A3 (en) 2006-10-18
EP1603163A2 (en) 2005-12-07
US20030057423A1 (en) 2003-03-27
KR20010012160A (ko) 2001-02-15
JP4085459B2 (ja) 2008-05-14
WO1999045593A1 (en) 1999-09-10
EP1017100A4 (en) 2004-12-08
CN1256792A (zh) 2000-06-14
KR100529842B1 (ko) 2005-11-22

Similar Documents

Publication Publication Date Title
JPH11251518A (ja) ３次元デバイス
JP4126747B2 (ja) ３次元デバイスの製造方法
US6814832B2 (en) Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
KR100494479B1 (ko) 액티브 매트릭스 기판의 제조 방법
JP4042182B2 (ja) Ｉｃカードの製造方法及び薄膜集積回路装置の製造方法
JP4619461B2 (ja) 薄膜デバイスの転写方法、及びデバイスの製造方法
JP4619462B2 (ja) 薄膜素子の転写方法
US7169652B2 (en) Method of manufacturing electro-optical device, electro-optical device, transferred chip, transfer origin substrate
KR100500520B1 (ko) 전사 방법 및 액티브 매트릭스 기판 제조 방법
JP3809733B2 (ja) 薄膜トランジスタの剥離方法
JP4151420B2 (ja) デバイスの製造方法
JP2001189460A (ja) 薄膜デバイスの転写・製造方法
JPWO2003010825A1 (ja) 転写方法、薄膜素子の製造方法、集積回路の製造方法、回路基板及びその製造方法、電気光学装置及びその製造方法、ｉｃカード及び電子機器
JPH10206896A (ja) アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶表示装置
JP2002217390A (ja) 積層体の製造方法、半導体装置の製造方法及び半導体装置
JPH10177187A (ja) 転写された薄膜構造ブロック間の電気的導通をとる方法，アクティブマトリクス基板の製造方法，アクティブマトリクス基板および液晶装置
JP4619644B2 (ja) 薄膜素子の転写方法
JP2004165679A (ja) 薄膜デバイスの転写方法
JP2004327728A (ja) 転写方法、転写体の製造方法、回路基板の製造方法、電気光学装置および電子機器
JP2004140380A (ja) 薄膜デバイスの転写方法、及びデバイスの製造方法
JP4619645B2 (ja) 薄膜素子の転写方法
JP3809833B2 (ja) 薄膜素子の転写方法
JP2004171001A (ja) アクティブマトリクス基板および液晶表示装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080211

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees