JP3770631B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は半導体装置およびその製造方法に関し、詳しくは、集積密度が極度に高く、かつ、高い信頼性を有する３次元ＬＳＩを実現するのに好適な、半導体装置およびこの半導体装置を高い精度で容易に形成することのできる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の３次元ＬＳＩの構造は、特公平４−４７９８０に記載されている。
すなわち、上記従来の３次元ＬＳＩにおいては、図２に示したように、シリコン基板１２上に絶縁膜６を介して素子間絶縁膜８が形成され、この素子間絶縁膜８に設けられた開口部内に、ゲ−ト酸化膜６、ゲート７およびソース・ドレイン１０が形成されてある単結晶半導体膜１５を有する第１のトランジスタが形成され、この第１のトランジスタを含む第１のＬＳＩが構成されている。
【０００３】
この第１のＬＳＩの上方には、同様に、絶縁膜９上に形成された素子間絶縁膜８の開口部内に、ゲート酸化膜６、ゲート７およびソース・ドレイン１０が形成された単結晶半導体膜１５を有する第２のトランジスタが形成され、この第２のトランジスタを具備した第２のＬＳＩが構成されている。
上記第１および第２のトランジスタのソース・ドレイン１０には、配線３がそれぞれ接続され、さらに、この配線３を覆う表面絶縁膜５が形成されている。
【０００４】
上記表面絶縁膜５には表面スルーホール２が形成され、この表面スルーホール２内に形成された端子３´を介して、従来のパッド１３が上記第１のトランジスタと接続された配線３の上面に接続され、さらに、上記従来のパッド１３の上面には、接続ピン１４が形成されている。
【０００５】
上記接続ピン１４は、上記第２のトランジスタに接続された配線３の裏面に接続され、このようにして、上記第１および第２のトランジスタは、従来のパッド１３および接続ピン１４を介して互いに接続される。
【０００６】
【発明が解決しようとする課題】
上記従来の構造では、接続ピン１４は、下方に形成された第１のＬＳＩの表面から上方へ垂直に突出された高いバンプとなっている。このような高いバンプが存在すると、図２に示したように、隣接する接続ピン１４の間には大きな空隙が生じてしまう。
【０００７】
しかし、上記第２のＬＳＩは薄膜ＬＳＩであり、薄膜ＬＳＩは熱膨張率が互いに異なる各種材料を、１、０００度Ｃ以上のプロセスを経て薄膜化することによって形成されているので、このような大きな空隙が存在すると、熱膨張によるひずみが各所に発生しやすくなり、また接続ピン１４、パッド１３および端子３´の間の接続面積が小さいので、接続を行った後の熱サイクルに対して局部応力が発生してクラックが入りやすい。さらに、上記接触面積が小さいため接触抵抗が大きくなり動作が不安定になりやすい、空隙が存在するために熱抵抗が大きくなり、温度が上昇するので高集積化が困難になるなど、多くの問題があった。
【０００８】
本発明の目的は、上記従来の問題を解決し、集積密度が極めて高く、かつ、信頼性が高い３次元ＬＳＩ、およびこの３次元ＬＳＩを容易に形成することのできる半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、上記第１のＬＳＩの上面上および上記第２のＬＳＩの裏面上に、それぞれ複数の平面状の表面接続面端子および裏面接続面端子をそれぞれ設け、互いに対向して接続させるとともに、これら表面接続面端子および裏面接続面端子を、上記第１および第２のトランジスタの配線に、それぞれ電気的に接続させるものである。
【００１０】
上記第１のＬＳＩの表面および上記第２のＬＳＩの裏面上において、隣接する上記表面接続面端子および裏面接続面端子は、それぞれ細い溝状の空隙によって互いに分離され、互いに分離された各表面接続面端子は、上方に配置されてそれぞれ互いに対向する上記裏面接続面端子と、それぞれ電気的に接続される。
【００１１】
上記表面接続面端子は、上記第１のトランジスタの配線の上面と電気的に接続され、一方、上記裏面接続面端子は、上記第２のトランジスタの配線の裏面と電気的に接続される。その結果、上記第１および第２のＬＳＩは、上記表面接続面端子および裏面接続面端子を介して電気適に接続される。
【００１２】
【作用】
平面状の表面接続面端子および裏面接続面端子が、、互いに対向して接続されているため、図２に示した上記従来の半導体装置において、上記第１のＬＳＩの表面から上方に突出していた接続ピン１４が不要になり、隣接する接続ピン１４の間に存在していた大きな空隙は存在しない。そのため、薄膜ＬＳＩが、熱膨張率が互いに異なる各種材料を用い、１、０００度Ｃ以上のプロセスを経て薄膜化されているにもかかわらず、熱膨張によるひずみはほとんど発生しない。
【００１３】
また、第１および第２のトランジスタの接続に、平面状の表面および裏面接続面端子が用いられているので、接続面積は十分大きい。そのため、接続形成後の熱サイクルにおいて、局部応力の発生によるクラックが発生し難いばかりでなく、接触抵抗が小さく、接触抵抗が不安定となる恐れもない。さらに、接続ピン間の空隙が存在しないので熱抵抗が小さくなり、温度上昇も小さいので、集積密度が極度に高い超高密度メモリを実現できる。
【００１４】
【実施例】
〈実施例１〉
図１は、ＬＳＩを２層積層した実施例を示す断面図である。
下方に配置された第１のトランジスタの、上面上に形成された金（Ａｕ）膜からなる表面接続面端子１は、上方に配置された第２のトランジスタの、裏面上に形成された金膜からなる裏面接続面端子１１と接続されている。上記表面接続面端子１および裏面接続面端子１１は、いずれも平面状であるため、両者の接続は面接続になっており、接触面積は極めて大きい。
【００１５】
上記絶縁膜９と単結晶シリコン膜１５によってシリコン・オン・インシュレータ構造が構成されているので、上記絶縁膜９の裏面は極めて平坦である。
上記裏面接続面端子１１は、このようなきわめて平坦な絶縁膜９の裏面上に形成され、さらに化学機械研磨が行なわれるので、その表面は極度に平坦になり、上記表面接続面端子１との良好な面接続が容易に実現できる。
【００１６】
第１および第２のトランジスタは、通常の半導体プロセスを用いてゲート７やゲート酸化膜６などを形成して得た。各トランジスタは、絶縁膜９や素子間絶縁膜８によって互いに絶縁分離されており、各トランジスタの単結晶シリコン膜１５の両端に形成されたソースおよびドレイン１０には、図１に示すように配線３がそれぞれ接続されている。
【００１７】
第１および第２のＬＳＩの配線３は、表面絶縁膜５に形成された表面スルーホール２内に充填された導電性膜を介して表面接続面端子１に接続され、上部に配置された第２のＬＳＩの配線３は、さらに裏面スルーホール４内を充填する導電性膜を介して裏面接続面端子１１に接続されている。
【００１８】
下部に配置された第１のＬＳＩでは、シリコン基板１２が残っているが、上部に配置された第２のＬＳＩでは、シリコン基板は除去されて、薄膜ＬＳＩが構成されている。また、上記のように、第２のＬＳＩの絶縁膜９および半導体膜１５によってシリコン・オン・インシュレータ構造が形成され、上記裏面接続面端子１１は、上記シリコン・オン・インシュレータ構造を構成する絶縁膜９の上に形成されているので、表面は極めて平坦である。
【００１９】
次に、表面接続面端子１および裏面接続面端子１１の形状について説明する。表面接続面端子１および裏面接続面端子１１は、上方に配置された第２のＬＳＩと下方に配置された第１のＬＳＩを電気的に接続するための端子である。従来の接続端子は、ＬＳＩの表面（上面）のみに形成されて用いられたが、本発明では３次元ＬＳＩにおける、上下に積層して配置された第２および第１のＬＳＩの裏および上面にそれぞれ形成され、これら第1および第2のＬＳＩを互いに接続するために用いられる。
【００２０】
従来は、表面の平坦化が不十分であったためにバンプのような突起状の端子と接合する際に、バンプの先端部を変形させて複数の端子を均一に接続することが行われてきた。しかし、本発明では極度に平坦な面が実現されたため、広範囲の面積において均一な面接合を行うことが可能である。これは、張り合わせウエハを形成する際に、鏡面仕上げされた二つの面を均一に張り合わせることができることと同じである。この接続面端子はＬＳＩの出力端子の位置や密度によって形状および寸法を適宜選択することができるが、表面接続面端子１およびも裏面接続面端子１１を、できるだけ密に配置して、隣接する接続面端子の間の間隙を小さくすれば、信頼性の高い接続が可能となる。
【００２１】
次に、図３および図４を用いて、本実施例の製造工程を説明する。
まず、図３（ａ）に示したように、単結晶シリコン基板１２上にシリコン酸化膜からなる絶縁膜９および単結晶シリコン膜１５を積層して、シリコン・オン・インシュレータ・ウエハ構造を形成した。上記単結晶シリコン膜１５は、別途用意した単結晶シリコン基板を上記絶縁膜９に張合わせた後、この単結晶シリコン基板をエッチングして、厚さを小さくすることによって形成した。この際、化学的エッチングのみでもよいが、機械的に研削した後にエッチングを行なってもよい。上記絶縁膜９は、トランジスタを絶縁する膜であるとともに、後の工程においてＬＳＩを薄膜化する際の、エッチングのストッパとして作用する。
【００２２】
次に、図３（ｂ）に示したように、周知のホトエッチングを用いて、上記シリコン膜１５を所定の形状に加工した後、周知のイオン打込み法を用いてソース・ドレイン１０を形成し、さらにシリコン酸化膜を周知のＣＶＤ方を用いて全面に形成し、不要部分を除去して、開口部を介して上記シリコン膜１５を露出する素子間絶縁膜８を形成した。
【００２３】
通常の製法に従って、ゲート酸化膜６、ゲート７およびソースおよびドレイン１０を形成して、第１のトランジスタを形成した後、当該第１のトランジスタのソースおよびドレイン１０にそれぞれ接続された配線３を形成し、さらに表面を絶縁するための表面絶縁膜５を全面に形成した。
【００２４】
この段階では、図３（ｂ）に示したように、配線３の段差の影響を受けて、表面絶縁膜５の表面は平坦ではない。従って、この状態で表面絶縁膜５の上に接続接続面端子１を形成しても、段差が残り、表面の凹凸のために、均一な接続を全面に行なうことができず、不完全接続の部分が多数発生して歩留まりが大幅に低下してしまう。
【００２５】
このような状態では３次元ＬＳＩの実現は不可能となるため、図３（ｃ）に示したように、上記表面絶縁膜５を化学機械研摩して、表面を平坦化した。この化学機械研摩は、上記表面絶縁膜５の表面の化学処理をまず行って、表面を軟質化させ後、機械的な研摩を行なって表面を平坦化するものであり、ウエハ全域を十分に平坦化することができた。
【００２６】
図３（ｄ）に示したように、表面が平坦化された上記表面絶縁膜５に、周知の選択エッチング方を用いて表面スルーホール２を形成した後、この表面スルーホール２を充填し、さらに、上記表面絶縁膜８の表面上に延伸する金膜を形成し、不要部分を除去して、表面接続面端子１を形成した。
【００２７】
次に、別途用意した第２のシリコン基板（図示せず、上記図３（ａ）〜（ｄ）におけるシリコン基板１２に相当する）を用い、上記図３（ａ）〜（ｄ）に示したと同様に処理して、図３（ｄ）に示したと同じ構造を形成した後、図４（ａ）に示したように、周知の湿式エッチングによって、上記第２のシリコン基板を除去した。この際、絶縁膜９を構成する二酸化シリコンのエッチング速度は、シリコンのエッチング速度より著しく小さいので、絶縁膜９はエッチングのストッパとして作用し、上記第１のトランジスタに悪影響を与えることなしに、極めて高い精度で第２のシリコン基板を除去して、薄膜化を行なうことができた。
【００２８】
第２のシリコン基板の除去に、上記エッチングの代わりに研摩を用いることもできる。この場合も、二酸化シリコンとシリコンは、研摩される速度が著しく異なるので、絶縁膜９は研摩のストッパとして作用し、上記第１のトランジスタに悪影響を与えることなしに、上記第２のシリコン基板を高い精度で除去することができた。
【００２９】
また、表面の平坦化やシリコン基板の除去などに研摩を用いた場合、研摩によるダメージ層が、深さ５０ミクロン程度まで生ずることがあり、従来は、スループットの大幅な低下やコスト上昇の原因になっていた。しかし、本発明によれば、第２のシリコン基板とトランジスタの間には絶縁膜９が介在しているので、上記ダメージ層によって悪影響が生ずる恐れはなく、極めて容易に均一な薄膜化を行なうことができた。
【００３０】
次に、図４（ｂ）に示したように、上記絶縁膜９および素子間絶縁膜８の所定部分をエッチして、配線３の裏側に達するスルーホール１７を形成した後、図４（ｃ）に示したように、金を全面に堆積した後、不要部分を除去して、上記スルーホール１７を充填するとともに、上記絶縁膜９の裏面上に延伸する裏面接続面端子１８を形成した。
【００３１】
図４（ｄ）に示したように、上記表面接続面端子１と裏面接続面端子１８を互いに対向させて位置合わせを行なった後、上記表面接続面端子１と裏面接続面端子１８の表面を、アルゴン（Ａｒ）イオンなどを用いたスパッタリングによって清浄にし、上記表面接続面端子１と裏面接続面端子１８の対向する面を密着させて接続させた。上記アルゴンイオンなどのスパッタリングによって、上記表面接続面端子１と裏面接続面端子１８の表面は極めて清浄な活性化面になり、しかも、二つの接続面端子１、１３の表面が極めて表面が平坦であるため、両者を近づけて密着させると、両者の原子が互いに拡散して境界が不明確になってバルク状になり、このような固相拡散によって両者は互いに強く接続された。しかも、接続の際に、高温度や高圧を印加する必要がないため、熱や圧力による残留応力が生ずる恐れはなく、極めて強固で信頼性の高い接続が実現された。
【００３２】
本発明によれば、信頼性の高い３次元ＬＳＩを形成するために、第１の薄膜ＬＳＩと第２の薄膜ＬＳＩが、それぞれ平面状の接続面端子を有し、各接続面端子は、細い溝状の空隙部分によって複数の領域に分離されて、互いに電気的に独立されている。
これらの細い溝状の空隙部分は、上下に配置された第１および第２の薄膜ＬＳＩを、互いに電気的に接続する接続面端子および上記上下に配置された第１および第２の薄膜ＬＳＩが電気的に接続されない接続面端子を、それぞれ囲むように形成されている。これらの細い溝状の空隙は、上下に配置された上記第１および第２の薄膜ＬＳＩの合わせ精度より大きい幅を有しているので、接続面端子の互いに分離された上記領域が互いに短絡してしまう恐れはない。しかも、上記空隙の幅は、互いに分離された上記領域の幅より小さいので、各接続面端子は敷き詰め状に配置することが可能となって、接合面の広範囲の平坦化が可能となり、歩留まりおよび信頼性が高く、低コストの接続が可能になった。
【００３３】
さらに、上記第２のＬＳＩは、上記のように、シリコン・オン・インシュレータ構造のウエハを利用して薄膜化され、さらに、化学機械研摩法を用いてシリコン基板を除去されているので、絶縁膜９の表面は極めて平坦とされており、その上に形成される上記裏面接続面端子１８の表面も極めて平坦になり、安定した薄膜ＬＳＩを形成できた。また、上記平面状の接続面端子の表面は、それらを互いに接続するに先だって、アルゴンイオンなどによるスパッタリングによって、活性化されているので、固相拡散接合が容易に行なわれ、信頼性の高い接合が実現された。また、他の接続法として、互いに対向する表面接続面端子１と裏面接続面端子１８の間に異方性接着剤を介在させることによって、縦方向の導通と横方向の絶縁が同時に可能となり、３次元ＬＳＩにふさわしい接続を形成することが可能となる。
【００３４】
〈実施例２〉
上記第１のＬＳＩと第２のＬＳＩの有する複数の平面状の接続面端子は、上記のように、それぞれ細い溝状の空隙部分によって互いに分離され、電気的に独立されている。このような平面状の接続面端子を介して複数のＬＳＩが積層されたメモリＬＳＩを、平面積がより大きな半導体チップに接続して形成された半導体装置は、極めて応用範囲が広く、各種産業の拡大に極めて有用である。
【００３５】
例えば、図５に示したように、複数の薄膜ＬＳＩ１９を接続面端子２０を介して積層して３次元ＬＳＩ２１を形成した（図５は、８層の薄膜ＬＳＩを積層した場合を示した）。薄膜ＬＳＩとしては、メモリ、ロジックあるいはアナログなど、各種ＬＳＩを使用することができ、また、コイル、レジスタあるいはキャパシタンスなど、受動部品などであってもよい。このようなＬＳＩや部品は、一層の厚さを１０ミクロン程度にすることも十分可能であるから、例えば、１００層のＬＳＩや部品を積層して３次元ＬＳＩを形成しても、その厚さは僅か１ミリメートル程度にしか過ぎない
これは、従来の半導体装置では実現が不可能な値であって、他のチップと融合接続することによって、各種機能モジュールを極めてコンパクトに実現することができる。例えば、図６に示したように、上記３次元ＬＳＩ２１を大チップＬＳＩ２２の上に配置し、両者の間を多数の端子（図示せず）によって接続する。この大チップＬＳＩ２２は、マイクロプロセッサ２３を有しており、全体は基板２４の上に実装されている。このような従来よりはるかに小型のモジュールが実現されたため、現在のテープ状のカセットメモリを、固体メモリで置き換えることが可能となり、極めてコンパクトなカメラが実現できたので、従来は困難であった各種用途に供することができる。また、大容量のキュッシュメモリ、主メモリを有し、さらに二次元メモリとして、磁気ディスクなどガ必要であった大型計算機システムも、本発明による３次元ＬＳＩによってそれらを置き換えることによって、電力消費効率および配線遅延時間の抜本的改善など、電力と性能が大幅に改善され、システムの省エネルギ化に極めて有用である。なお上記実施例では、接続面端子として金膜を用いたが、金に限定されるものではなく、金以外の各種金属をしようできる。また、裏面スルーホールを充填する導電性膜や、ソース・ドレインと接続される配線としては、従来用いられた各種材料を用いることができる。
【００３６】
【発明の効果】
上記説明から明らかなように、本発明によれば、従来は不可欠であったバンプは不要になり、従来は必ず存在した接続ピン１４の間の大きな空隙は存在しない。そのため、薄膜ＬＳＩを形成する際に、１、０００度Ｃ以上のプロセスを経て薄膜化を行なっても、熱膨張によるひずみが発生する恐れはない。さらに、接続面積が十分大きいので、接続形成後の熱サイクルによる局部応力発生に起因するクラックが発生し難い、接触面積が大きいので接触抵抗が小さく、抵抗値が不安定になることもない、空隙がないので熱抵抗が小さくなり、集積密度の向上に好適であるなど、多くの特長を有しており、超高密度メモリなどの実現に極めて有用である
【図面の簡単な説明】
【図１】本発明の実施例を示す断面図および平面図、
【図２】従来の半導体装置の構造を示す断面図、
【図３】本発明の実施例を示す工程図、
【図４】本発明の実施例を示す工程図、
【図５】本発明の第２の実施例を示す断面図、
【図６】本発明の第２の実施例を示す図。
【符号の説明】
１…表面接続面端子、 ２…表面スルーホール、 ３…配線、
４…裏面スルーホール、 ５…表面絶縁膜、 ６…ゲート酸化膜、
７…ゲート、 ８…素子間絶縁膜、 ９…絶縁膜、１０…ソース・ドレイン、
１１…裏面接続面端子、 １２…シリコン基板、 １３…従来の接続面端子、
１４…接続ピン、１５…単結晶シリコン膜、 １７…裏面スルーホール、
１８…裏面接続面端子、 １９…薄膜ＬＳＩ、 ２０…接続面端子、
２１…３次元ＬＳＩ、 ２２…大チップＬＳＩ、 ２３…マイクロプロセッサ、２４…基板、 ２５…溝状の空隙部。

Claims (5)

1. 下記工程を含む半導体装置の製造方法。
   半導体基板上に絶縁膜および単結晶半導体膜を積層して形成する工程、
   上記単結晶半導体膜の不要部分を除去した後、当該単結晶半導体膜に所望トランジスタ、当該トランジスタを包囲する分離用絶縁膜および上記トランジスタに接続され、上記分離用絶縁膜上に延伸する配線を形成する工程、
   表面絶縁膜を全面に形成した後、当該表面絶縁膜の表面を平坦化する工程、
   上記表面絶縁膜を貫通するコンタクトホールを形成した後、当該コンタクトホール内を導電性物質で充填する工程、
   上記表面絶縁膜および上記導電性物質上に、溝状の空隙によって複数の領域に互いに分離された平面状の表面接続面端子を形成する工程、
   第２の半導体基板上に第２の絶縁膜および第２の単結晶半導体膜を積層して形成する工程、
   上記第２の単結晶半導体膜の不要部分を除去した後、当該第２の単結晶半導体膜上に第２のトランジスタ、当該第２のトランジスタを包囲する第２の分離用絶縁膜および上記第２のトランジスタと接続された第２の配線を形成する工程、
   上記第２の単結晶半導体基板を除去して、上記第２の絶縁膜の裏面を露出させる工程、
   上記第２の絶縁膜および上記第２の分離用絶縁膜を貫通し、上記第２の配線の裏面に達するスルーホールを形成する工程、
   当該スルーホール内を導電性膜によって充填し、当該導電性膜を介して上記第２の配線と上記裏面接続面端子を電気的に接続された平面状の裏面接続端子を形成する工程、
   上記表面接続端子と上記裏面接続面端子を互いに対向して接続する工程。
2. 上記第２の配線を形成する工程の後に、下記工程が付加されることを特徴とする請求項１に記載の半導体装置の製造方法。
   第２の表面絶縁膜を全面に形成した後、当該第２の表面絶縁膜の表面を平坦化する工程、
   上記第２の表面絶縁膜を貫通するコンタクトホールを形成した後、当該コンタクトホール内を第２の導電性物質で充填する工程、
   上記第２の表面絶縁膜および上記第２導電性物質上に、溝状の空隙によって複数の領域に互いに分離された平面状の第２の表面接続端子を形成する工程。
3. 上記表面接続端子と上記裏面接続面端子を互いに対向して接続する工程は、上記表面接続端子と上記裏面接続面端子の表面を、イオンの照射によってあらかじめ清浄化した後に行なわれることを特徴とする請求項１若しくは２に記載の半導体装置の製造方法。
4. 上記イオンは不活性元素のイオンであることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 上記表面絶縁膜の表面を平坦化する工程は、化学機械研磨法によって行なわれることを特徴とする請求項１から４のいずれか一に記載の半導体装置の製造方法。

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