CN220829951U - 半导体封装 - Google Patents

半导体封装 Download PDF

Info

Publication number
CN220829951U
CN220829951U CN202321468495.1U CN202321468495U CN220829951U CN 220829951 U CN220829951 U CN 220829951U CN 202321468495 U CN202321468495 U CN 202321468495U CN 220829951 U CN220829951 U CN 220829951U
Authority
CN
China
Prior art keywords
thermally conductive
substrate
dielectric layer
semiconductor element
conductive feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202321468495.1U
Other languages
English (en)
Inventor
陈明发
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN220829951U publication Critical patent/CN220829951U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08245—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H01L2924/1632—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本实用新型提供一种半导体封装，包括具有第一基底及位于第一基底上的第一接触接垫的第一半导体元件、位于第一基底上且延伸至第一基底中的第一热传导特征、位于第一基底之上的第二半导体元件、位于第一半导体元件之上且位于第二半导体元件旁的第一热传导桥及位于第一半导体元件之上且沿着第二半导体元件与第一热传导桥的侧壁的第一封装胶体。第二半导体元件包括电性连接至第一接触接垫的第二接触接垫。第一热传导桥包括第二基底及位于第二基底上且延伸至第二基底中的第二热传导特征。第二热传导特征接合至第一热传导特征。

Description

半导体封装
技术领域
本实用新型涉及一种半导体封装。
背景技术
因各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了高速发展。在很大程度上，集成密度的提高源于最小特征尺寸(minimum feature size)的迭代减小，此使得更多的元件能够被整合至给定的面积中。随着对日益缩小的电子装置的需求的增长，浮现了向更小且更具创造性的半导体裸片封装技术发展的趋势。此种封装系统的一个示例是叠层封装(Package-on-Package，PoP)技术。在叠层封装装置中，顶部半导体封装堆叠于底部半导体封装顶上，以提供高整合程度及元件密度。叠层封装技术大致上可使具有增强的功能性及在印刷电路板(printed circuitboard，PCB)上的小占据面积(small footprints)的半导体元件能够被生产。
实用新型内容
本实用新型的一实施例提供一种半导体封装包括：第一半导体元件，包括第一基底；第一接触接垫，位于第一基底上；第一热传导特征，位于第一基底上，其中第一热传导特征延伸至第一基底中，其中，第一热传导特征设置于第一半导体元件的第一区域之上；第二半导体元件，位于第一基底之上，其中第二半导体元件包括第二接触接垫，其中第二接触接垫电性连接至对应的第一接触接垫，且其中，第二半导体元件设置于第一半导体元件的第二区域之上；第一热传导桥，位于第一半导体元件的第一区域之上且位于第二半导体元件旁，第一热传导桥包括第二基底、位于第二基底的第一侧上的第二热传导特征，其中第二热传导特征延伸至第二基底中，且其中第二热传导特征接合至第一热传导特征；以及第一封装胶体，位于第一半导体元件之上且沿着第二半导体元件的侧壁及第一热传导桥的侧壁。
本实用新型的另一实施例提供一种半导体封装包括：第一半导体元件，包括第一基底；第一封装胶体，沿着第一半导体元件的侧壁；第一介电层，位于第一封装胶体及第一基底上；第一热传导特征，延伸至第一介电层及第一基底中；第二半导体元件，包括第二基底，其中第二半导体元件接合至第一介电层；第一热传导桥，设置于第二半导体元件旁，第一热传导桥包括第三基底、位于第三基底的第一侧上的第二介电层以及延伸至第二介电层及第三基底中的第二热传导特征，其中第三基底的第二侧与第三基底的第一侧相对，其中第二热传导特征接合至第一热传导特征；以及第二封装胶体，位于第一介电层上且沿着第二半导体元件的侧壁。
本实用新型的又一实施例提供一种半导体封装的制造方法包括：邻近第一半导体元件而形成第一封装胶体，第一半导体元件包括第一基底及位于第一基底中的穿孔；在第一半导体元件及第一封装胶体上形成第一介电层；在第一介电层中形成第一接合接垫，其中第一接合接垫连接至穿孔；在第一介电层及第一基底中形成第一热传导特征；将第二半导体元件接合至第一介电层及第一接合接垫；将第一热传导桥接合至第一介电层及第一热传导特征，其中第一热传导桥沿着第二半导体元件的第一侧壁设置，其中第一热传导桥包括第二热传导特征，且其中第二热传导特征接合至对应的第一热传导特征；以及邻近第二半导体元件而形成第二封装胶体。
附图说明
结合附图阅读以下详细说明，会最佳地理解本实用新型的各种态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的大小。
图1、图2、图3、图4、图5A、图5B、图5C、图5D、图5E、图5F、图6A、图6B、图7A、图7B、图7C、图8、图9、图10A、图10B、图11、图12、图13、图14、图15、图16、图17及图18示出根据一些实施例的制造半导体封装的剖视图及俯视图。
具体实施方式
以下揭露内容提供用于实施本实用新型的不同特征的诸多不同实施例或实例。以下阐述元件及排列的具体实例以简化本实用新型。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本实用新型可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于……之下(beneath)”、“位于……下方(below)”、“下部的(lower)”、“位于……上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外也囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
本实用新型提供一种具有散热系统的半导体封装。根据一些实施例，将第一半导体元件与第二半导体元件接合于一起。散热系统包括各种热传导特征及热传导桥(heattransfer bridge)。热传导特征包含热传导材料，且设置于第一半导体元件及第二半导体元件的基底上且可延伸至所述基底中。第一半导体元件及第二半导体元件之上放置有可包括热传导特征的热传导桥，其中第一半导体元件及第二半导体元件的热传导特征可接合至热传导桥的热传导特征，以提供产生自第一半导体元件及第二半导体元件的热量传递至设置于所述半导体封装的顶部处的散热器(heat sink)的路径，借此使得所述半导体封装获致更高的效率及更佳的长期可靠性。
图1至图15是根据一些实施例的包括散热系统的半导体封装600(参见图15)的制造过程的中间步骤的剖视图及俯视图。
参照图1，通过释放膜(release film)198将半导体元件200贴合至载体196上。半导体元件200可为被形成为较大晶圆的一部分的裸半导体裸片(bare semiconductordie)，例如未经封装的半导体裸片。举例而言，半导体元件200可为逻辑裸片，例如：应用处理器(application processor，AP)、中央处理单元(central processing unit，CPU)、微控制器等；内存裸片，例如：动态随机存取内存(dynamic random access memory，DRAM)裸片、混合内存立方体(hybrid memory cube，HMC)、静态随机存取内存(static random accessmemory，SRAM)裸片、宽输入输出(wide input/output，wideIO)内存裸片、磁阻式随机存取内存(magnetoresistive random access memory，mRAM)裸片、电阻式随机存取内存(resistive random access memory，rRAM)裸片等；功率管理裸片，例如：功率管理集成电路(power management integrated circuit，PMIC)裸片；射频(radio frequency，RF)裸片；传感器裸片；微机电系统(micro-electro-mechanical-system，MEMS)裸片；信号处理裸片，例如：数字信号处理(digital signal processing，DSP)裸片；前端裸片，例如：模拟前端(analog front-end，AFE)裸片；生物医学裸片；或类似裸片。半导体元件200可为包括裸半导体裸片的封装。
可根据适用的制造过程来处理半导体元件200，以在半导体元件200中形成集成电路。可将半导体元件200与其他半导体元件200一起形成为较大晶圆的一部分，且随后自所述晶圆单体化出半导体元件200。半导体元件200可包括基底202(例如经掺杂或未经掺杂的硅)或者绝缘层上半导体(semiconductor-on-insulator，SOI)基底的主动层。基底202可包含其他半导体材料，例如：锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其组合。其他基底也可采用例如多层式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。
主动及/或被动元件或电子元件(例如晶体管、二极管、电容器、电阻器等)可形成在基底202中及/或基底202。出于例示性目的，所述元件共同地由元件204示出。可通过位于基底202上的内连线结构206对元件204进行内连，内连线结构206包括位于一或多个介电层206B中的金属化图案206A。内连线结构206对位于基底202上的元件204进行电性连接，以形成一或多个集成电路。在一些实施例中，元件204可能在操作期间产生相对高程度的热量，从而产生热点(thermal hotspot)。
半导体元件200还包括穿孔(through via)218，穿孔218可电性连接至内连线结构206中的金属化图案206A。穿孔218可包含导电材料(例如铜或类似材料)，且可自内连线结构206延伸至基底202中。一或多个绝缘障壁层220可形成在基底202中的穿孔218的至少部分的周围。绝缘障壁层220可包含例如氧化硅、氮化硅、氮氧化硅或类似材料，且可用于将穿孔218与基底202实体隔离及电性隔离。作为示例，在图1中的半导体元件200中示出两个穿孔218，半导体元件200中可存在其他数目的穿孔218。在后续的处理步骤中，可对基底202进行薄化以暴露出穿孔218(如图3所示)。在薄化之后，穿孔218提供自基底202的背侧至基底202的前侧的电性连接。在一些实施例中，基底202的背侧可以是指基底202中相对于元件204及内连线结构206的一侧，而基底202的前侧可以是指基底202中元件204及内连线结构206设置于其上的一侧。
半导体元件200还包括位于内连线结构206上的接触接垫210，接触接垫210能够使位于基底202上的内连线结构206及元件204进行外部电性连接。接触接垫210可包含铜、铝或其他导电材料。介电层212设置于在内连线结构206上，且接触接垫210暴露于介电层212的顶表面处。介电层212可包含氧化硅、氮氧化硅、氮化硅或类似材料。
继续参照图1，载体196可为玻璃载体、有机载体或类似载体。载体196可具有圆形俯视图形状，且可具有硅晶圆的尺寸。出于例示性目的，图1示出贴合至载体196的一个半导体元件200。多个半导体元件200可贴合至载体196以同时进行处理。释放膜198可由聚合物基材料形成，例如光热转换(light-to-heat-conversion，LTHC)材料，可在后续步骤中与载体196一起自半导体元件200移除。释放膜198可涂布于载体196上。
在图2中，在载体196之上沉积封装胶体221。封装胶体221可沿着半导体元件200的侧壁延伸。在俯视图中，封装胶体221可包围半导体元件200。在一些实施例中，封装胶体221可包含氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、未经掺杂的硅酸盐玻璃(un-doped silicate glass，USG)或类似材料，且可使用例如化学气相沉积(chemicalvapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)或类似工艺等适合的沉积工艺来形成封装胶体221。在一些实施例中，封装胶体221可包含模封材料、环氧树脂、树脂或类似材料，且可在封装胶体221被固化之前通过应用压缩成形(compression molding)、转移成形(transfer molding)或类似工艺来形成封装胶体221。在一些实施例中，可在基底202的背侧之上形成封装胶体221，且可实行例如化学机械研磨(chemical mechanical polishing，CMP)等平坦化工艺以暴露出基底202的背侧。
在图3中，可对半导体元件200进行薄化工艺以暴露出穿孔218。经薄化的半导体元件200可被称为半导体元件200’。所述薄化工艺移除基底202中位于穿孔218之上的部分以及封装胶体221的部分。在一些实施例中，所述薄化工艺可进一步移除绝缘障壁层220中位于穿孔218上的顶部部分，以暴露出穿孔218。所述薄化工艺可包括实行化学机械研磨、研磨(grinding)、回蚀(etch back)(例如湿蚀刻)、其组合或类似工艺。在一些实施例中，所述薄化工艺使得基底202的背侧与穿孔218的顶表面及封装胶体221的顶表面齐平。在一些实施例中，所述薄化工艺可使基底202凹陷，进而使得穿孔218自基底202的背表面突出，此可通过选择性蚀刻工艺来达成，所述选择性蚀刻工艺选择性地蚀刻基底202、绝缘障壁层220及封装胶体221，而不会显著地蚀刻穿孔218。
在图4中，在基底202、封装胶体221、绝缘障壁层220及穿孔218之上沉积介电层224。介电层224可包含氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、硅酸盐玻璃或类似材料，且可使用例如化学气相沉积、物理气相沉积、原子层沉积或类似工艺等适合的沉积工艺来形成介电层224。介电层224可在后续工艺中作为接合层。可选择介电层224的材料，以使得介电层224适于直接熔融接合(direct fusion bonding)。
图5A、图5B、图5C、图5D、图5E及图5F示出通过例如镶嵌工艺(damasceneprocess)、双镶嵌工艺(dual damascene process)或类似工艺等技术在介电层224及基底202中形成接合接垫222及热传导特征223。接合接垫222可直接设置在穿孔218上，且接合接垫222可提供将穿孔218电性及实体连接至外部元件(例如其他集成电路)的接合位置(bonding site)。如以下更详细地论述，热传导特征223(参见图5D)是散热系统的一部分，用于自半导体元件200’传递走热量。热传导特征223可设置在元件204之上，且热传导特征223可提供元件204在操作期间产生的热量传递至半导体元件200’之外的路径，借此使得如图15所示的半导体封装600获致更高的效率及更佳的长期可靠性。
在图5A中，在介电层224中形成开口217，且开口217可暴露出下方穿孔218及绝缘障壁层220。形成开口217可包括：在介电层224之上形成图案化罩幕(未示出)，例如光阻或者一或多层介电材料；以及实行蚀刻工艺(例如湿蚀刻或干蚀刻)，以移除介电层224的被暴露出的部分。所述图案化罩幕可在蚀刻工艺之后移除。
在图5B中，在开口217中形成接合接垫222。接合接垫222可包含通过电化学电镀工艺、无电电镀工艺、化学气相沉积、原子层沉积、物理气相沉积、类似工艺或其组合而形成的例如铜或类似材料等导电材料。可实行例如化学机械研磨等平坦化工艺来移除过量的导电材料。接合接垫222可通过穿孔218电性连接至半导体元件200’的元件204。在穿孔218凸出于基底202的背侧的实施例中，可省略接合接垫222，并且可形成介电层224以环绕穿孔218的凸出部分。
在图5C中，在介电层224及基底202中形成开口219。每一开口219可包括延伸穿过介电层224的顶部部分及延伸至基底202中的底部部分。顶部部分可较底部部分宽。形成开口219的顶部部分可包括：形成具有对应于介电层224中的期望开口的第一图案化罩幕(未示出)，例如光阻或者一或多层介电材料；以及实行蚀刻工艺(例如湿蚀刻或干蚀刻)，以移除介电层224的被暴露出的部分。在蚀刻工艺之后，可移除第一图案化罩幕。形成开口219的底部部分可包括：形成具有对应于基底202中的期望开口或沟渠的开口的第二图案化罩幕(未示出)，例如光阻或者一或多层介电材料；以及实行蚀刻工艺(例如湿蚀刻或干蚀刻)，以移除基底202的保持被暴露出的部分。在蚀刻工艺之后，可移除第二图案化罩幕。
在图5D中，在开口219中形成热传导特征223。热传导特征223可包含例如铜、金、银、铝或类似材料等热传导材料。在一些实施例中，可通过与以上参照接合接垫222所论述的相同或相似的方法来形成热传导特征223。可实行例如化学机械研磨等平坦化工艺来移除过量的热传导材料及种子层(seed layer)。热传导特征223可具有在工艺变化内实质上相同的形状及尺寸。热传导特征223可与半导体元件200’的集成电路电性隔离。作为示例，在图5D所示结构的每一侧上示出三个热传导特征223，其他数目也是可能的。作为示例，图5A至图5D示出在形成热传导特征223之前形成接合接垫222，也可在形成热传导特征223之后形成接合接垫222，或者可同时形成接合接垫222与热传导特征223。
图5E示出图5D所示结构的一部分。每一热传导特征223可包括位于介电层224中的顶部部分223A及位于基底202中的底部部分223B。顶部部分223A可具有大约介于0.2微米至1微米的高度H1，而底部部分223B可具有大约介于0.4微米至约10微米的高度H2。在一些实施例中，高度H2可大于高度H1。
图5F示出图5E所示结构的俯视图。在一些实施例中，顶部部分223A在俯视图中可为具有长度D1及宽度D2的矩形形状或正方形形状，长度D1及宽度D2可以是大约介于约0.05微米至10微米。顶部部分223A可与相邻的顶部部分223A间隔开距离D3，距离D3可大于或等于0.02微米。底部部分223B在俯视图中可为具有长度D4及宽度D5的矩形形状，长度D4及宽度D5可以是大约介于0.02微米至8微米。底部部分223B可与相邻的底部部分223B间隔开距离D6，距离D6可大于或等于约0.02微米。在一些实施例中，长度D1及宽度D2可分别大于长度D4及宽度D5。在一些实施例中，顶部部分223A及底部部分223B在俯视图(未示出)中可具有圆形形状。其他形状及大小也是可能的。
在图6A中，将半导体元件300接合至半导体元件200’上的介电层224及接合接垫222。相似于半导体元件200，半导体元件300可为被形成为较大晶圆的一部分的裸半导体裸片(例如未经封装的半导体裸片)，或者为包括裸半导体裸片的封装。可根据适用的制造工艺对半导体元件300进行处理，以在半导体元件300中形成集成电路。在一些实施例中，也可先将半导体元件300与其他半导体元件300一起形成为较大晶圆的一部分，且随后自所述晶圆单体化出半导体元件300。半导体元件300中的特征的材料及制造工艺可通过参照半导体元件200中的类似特征而得，其中半导体元件200中的所述类似特征具有以数字“2”开头的参考编号，其对应于半导体元件300中具有以数字“3”开头的参考编号的所述特征。半导体元件300可包括基底302及内连线结构306，基底302上形成有元件或电子元件(例如，晶体管、电容器、二极管、电阻器或类似元件)。出于例示性目的，所述元件由元件304共同地示出。内连线结构306包括位于一或多个介电层306B中的金属化图案306A，且金属化图案306A对位于基底302上的元件304进行电性连接以形成一或多个集成电路。在一些实施例中，元件304可能在操作期间产生相对高程度的热量。内连线结构306还包括电性连接至金属化图案306A的介电层312及接合接垫310。作为示例，在图6A中的半导体元件300中示出两个接合接垫310，半导体元件300中也可存在其他数目的接合接垫310。
可使用例如混合接合工艺(hybrid bonding process)等接合工艺将半导体元件300接合至位于半导体元件200上的介电层224及接合接垫222，以形成晶圆结构400，其中可将半导体元件300的介电层312直接接合至位于半导体元件200’上的介电层224，且可将半导体元件300的接合接垫310直接接合至位于半导体元件200’上的接合接垫222。可将半导体元件300设置成面朝下，进而使得基底302的前侧面对基底302的背侧。在一些实施例中，基底302的前侧可以是指基底302中元件304及内连线结构306设置于其上的一侧。在一些实施例中，介电层312与介电层224之间的接合是氧化物对氧化物接合(oxide-to-oxidebond)或类似接合方式，而接合接垫310与接合接垫222之间的接合是金属对金属接合(metal-to-metal bond)，借此在半导体元件200’与半导体元件300之间提供电性连接。在省略接合接垫222的实施例中，通过直接金属对金属接合(direct metal-to-metalbonding)将接合接垫310直接接合至穿孔218。作为示例，图6A示出混合接合工艺，也可使用例如焊料接合工艺(solder bonding process)或类似工艺等其他接合工艺。
作为示例，混合接合工艺可先对介电层224及介电层312的进行表面处理(surfacetreatment)。表面处理可包括真空环境中的等离子体处理(plasma treatment)。表面处理可还包括清洁工艺，例如利用去离子水或类似材料进行的冲洗。接着，混合接合工艺可继续进行至，以将接合接垫310对准接合接垫222(或穿孔218)。当半导体元件200’与半导体元件300对准时，接合接垫310可与对应的接合接垫222交叠。接下来，可实行预接合(pre-bonding)，在所述预接合期间，在室温(例如大约介于21摄氏度至25摄氏度)下使半导体元件200’与半导体元件300接触。所述混合接合工艺可继续实行温度大约介于150摄氏度至400摄氏度且持续时间大约介于0.5小时至3小时的退火(annealing)，以使得接合接垫310中的金属与接合接垫222中的金属跨越接合接垫310和接合接垫222之间的接口而相互扩散，此会形成金属对金属接合。作为实例，在图6A中示出接合至半导体元件200’的一个半导体元件300，也可将多个半导体元件300接合至半导体元件200’。
在图6B中，示出晶圆结构400的俯视图。图6A所示的剖视图可自图6B所示的俯视图中的参考横截面A-A’获得，其中相同的参考编号指代相同的特征。出于例示性目的，由介电层224覆盖的半导体元件200’被以虚线示出。半导体元件200’的顶表面可具有面积A1，而半导体元件300的顶表面可具有面积A2，其中面积A1大于面积A2，且面积A1与面积A2之间的差是面积A3。半导体元件200’的顶表面的设置于半导体元件300下方的部分被称为区域401，区域401可具有面积A1，而半导体元件200’的顶表面的不设置于半导体元件300下方的区域被称为区域403，区域403可具有面积A3。如图6B所示，热传导特征223以包括行及列的阵列设置于区域403中，所述阵列包围半导体元件300。热传导特征223的顶表面的面积的总和为A4，且A4对A3的比率可大约介于30％至80％。热传导特征223可排列成其他图案，例如交错的列或者类似图案。
图7A、图7B及图7C示出使用例如混合接合工艺等接合工艺将一或多个热传导桥405接合至位于半导体元件200’上的介电层224及热传导特征223。如以下更详细地论述，所述一或多个热传导桥405是用于自半导体元件200’传递走热量的散热系统的一部分。每一热传导桥405包括基底402、形成于基底402上的介电层404以及形成于基底402及介电层404中的热传导特征406。在接合工艺期间，将介电层404接合至介电层224，且将每一热传导特征406接合至对应的热传导特征223。热传导特征406与热传导特征223之间的连接可提供元件204在操作期间产生的热量传递至所述一或多个热传导桥405的路径，借此使得如图15所示的半导体封装600获致更高的效率及更佳的长期可靠性。
参照图7A，基底402可包含热传导半导体材料(例如硅或类似材料)。可通过与以上参照介电层224所论述的相同或相似的材料及方法在基底402上形成介电层404，且可通过与以上参照热传导特征223所论述的相同或相似的材料及方法在介电层404及基底402中形成热传导特征406。热传导特征406可具有在工艺变化内与热传导特征223实质上相同的形状及尺寸，且每一热传导特征406可在接合期间接合至对应的热传导特征223。图7A示出混合接合工艺作为示例，且也可使用例如焊料接合工艺或类似工艺等其他接合工艺。作为示例，图6A至图7A示出在半导体元件200’之上接合所述一或多个热传导桥405之前在半导体元件200’之上接合半导体元件300，也可在所述一或多个热传导桥405之后在半导体元件200’之上接合半导体元件300，或者可同时在半导体元件200’之上接合半导体元件300与所述一或多个热传导桥405。
图7B及图7C示出根据一些实施例的图7A所示结构的俯视图。图7A所示的剖视图可自图7B及图7C所示的俯视图中的参考横截面A-A’获得，其中相同的参考编号指代相同的特征。出于例示性目的，热传导桥405中由基底402覆盖的热传导特征406被以虚线示出。图7B示出在半导体元件200’之上设置具有框架形状的一个热传导桥405的示例。在俯视图中，热传导桥405可包围半导体元件300。图7C示出在半导体元件200’上设置四个热传导桥405的示例。在俯视图中，每一热传导桥405具有矩形形状且沿着半导体元件300的一侧延伸。可使用其他形状、尺寸、数目及配置。
在图8中，在介电层224的其余部分之上沉积封装胶体408。封装胶体408可沿着半导体元件300的侧壁以及所述一或多个热传导桥405的侧壁延伸。在俯视图中，封装胶体408可包围半导体元件300以及所述一或多个热传导桥405。可使用与以上参照封装胶体221所论述的相同或相似的材料及方法来形成封装胶体408。可应用薄化工艺来暴露出基底302及基底402。所述薄化工艺可包括实行化学机械研磨、磨制、回蚀(例如，湿蚀刻)、其组合或类似工艺。在一些实施例中，所述薄化工艺可使得基底302的背侧与所述一或多个热传导桥405的背侧以及封装胶体408的顶表面齐平。
在图9中，在基底302、所述一或多个热传导桥405以及封装胶体408之上沉积介电层410。可使用与以上参照介电层224所论述的相同或相似的材料及方法来形成介电层410。介电层410可在后续工艺中作为接合层。
在图10A中，可通过与以上参照热传导特征223所论述的相同或相似的材料及方法在介电层410、基底302及基底402中形成热传导特征412。热传导特征412可具有在工艺变化内与热传导特征223实质上相同的形状及尺寸，或者具有不同的形状及尺寸。热传导特征412可与半导体元件300及/或半导体元件200的集成电路电性隔离。如以下更详细地论述，热传导特征412是散热系统的一部分。热传导特征412可提供元件304在操作期间产生的热量传递至半导体元件300之外的路径，并提供热量传递至所述一或多个热传导桥405之外的路径，借此使得如图15所示的半导体封装600获致更高的效率及更佳的长期可靠性。
图10B示出图10A所示结构的俯视图。图10A所示的剖视图可自图10B所示的俯视图中的参考横截面A-A’获得，其中相同的参考编号指代相同的特征。出于例示性目的，由介电层410覆盖的半导体元件300及热传导桥405被以虚线示出，其中作为示例，热传导桥405被示出为具有框架形状。如图10B所示，以包括行及列的阵列直接在半导体元件300及热传导桥405上方设置热传导特征412。作为示例，图10B示出十八行及十八列的热传导特征412，热传导特征412构成的阵列也可具有任意行数及列数的热传导特征412，且热传导特征412也可排列成其他图案，例如交错的列或类似图案。俯视图中半导体元件300的边界内的区域可具有面积A2，而俯视图中的热传导桥405的边界内的区域可具有面积A5。A2与A5的总和为A6。热传导特征412的顶表面的面积的总和为A7，且A7对A6的比率可大约介于30％至80％。
在图11中，使用例如混合接合工艺等接合工艺将热传导桥415接合至所述一或多个热传导桥405及半导体元件300。热传导桥415包括基底414、形成于基底414上的介电层416以及形成于基底414及介电层416中的热传导特征418。在接合工艺期间，将介电层416接合至介电层410，且将每一热传导特征418接合至对应的热传导特征412。热传导特征418与热传导特征412之间的连接可提供元件304在操作期间产生的热量传递至热传导桥415的路径，并提供传递至所述一或多个热传导桥405的热量进一步传递至热传导桥415的路径，借此使得如图15所示的半导体封装600获致更高的效率及更佳的长期可靠性。
继续参照图11，热传导桥415的基底414可包含与以上参照基底202所论述的相同或相似的材料。可通过与以上参照介电层224所论述的相同或相似的材料及方法在基底414上形成介电层416，且可通过与以上参照热传导特征223所论述的相同或相似的材料及方法在介电层416及基底414中形成热传导特征418。热传导特征418可具有在工艺变化内与热传导特征412实质上相同的形状及尺寸，且每一热传导特征418可在接合期间对应于热传导特征412。作为示例，图12示出混合接合工艺，但也可使用例如焊料接合工艺或类似工艺等其他接合工艺。
在图12中，移除释放膜198及载体196(示出于图11中)，借此暴露出介电层212。然后，在接触接垫210上形成电性连接件422，电性连接件422可提供将半导体元件200’及半导体元件300连接至外部元件的接合位置。载体196的拆离可包括投射穿过载体196而至释放膜198上的光束(例如激光束)，且载体196可为透明的。作为曝光的结果，释放膜198可被分解，且载体196可被提离。电性连接件422的形成可包括在接触接垫210上放置焊料球，并对所述焊料球进行回焊(reflowing)。在一些实施例中，电性连接件422可为非焊料金属柱(non-solder metal pillar)或者位于非焊料金属柱之上的金属柱及焊料顶盖(soldercap)。
在图13中，将图12所示结构贴合至由框架426支撑的胶带(tape)424，并沿着切割道(scribe line)425进行单体化。可在晶圆层级实行以上所论述的工艺，并沿着切割道425进行单体化以形成封装元件500。在图14中，通过电性连接件422将封装元件500接合至基底502，且形成底部填充胶504以减小应力并保护封装元件500与基底502之间的接面(joint)(例如，电性连接件422)。基底502可为中介层(interposer)、核心基底(core substrate)、无核心基底(coreless substrate)、印刷电路板、封装或类似元件。图14示出基底502是包括与封装元件500电性连接的接触接垫503的印刷电路板的实施例。可在将封装元件500接合至基底502之后通过毛细流动工艺(capillary flow process)将底部填充胶504分配至封装元件500与基底502之间的间隙中，或者可在将封装元件500接合至基底502之前通过适合的沉积方法来形成底部填充胶504。随后，可对底部填充胶504进行固化。
在图15中，通过例如热接合材料(thermal interface material，TIM)等粘合剂508在热传导桥415的顶表面上贴合散热器506。散热器506可帮助将位于下方的结构产生的热量耗散至周围环境中。散热器506可由例如铜或类似材料等热传导率(thermalconductivity)高的适合材料形成。粘合剂508可由例如导热膏(thermal paste)、基于凝胶的热粘合剂、石墨或石墨烯膜、类似材料或其组合等热传导率高的适合材料形成。图15所示结构可统称为半导体封装600。在半导体封装600的操作期间，元件204及元件304可能产生相对高程度的热量。由元件204产生的热量可经由热传导特征223、热传导桥405、热传导特征412及热传导桥415传递至散热器506。由元件304产生的热量可经由热传导特征412及热传导桥415传递至散热器506。利用散热系统510来耗散元件204及元件304产生的热量，以使半导体封装600获致更高的效率及更佳的长期可靠性。
以上所论述的工艺示出热传导特征(例如，热传导特征223)包括延伸至对应的基底(例如，基底202)中的通孔(例如，底部部分223B)及包括作为接合层的介电层(例如，介电层224)的热传导桥(例如，一或多个热传导桥405)的实施例。在一些实施例中，可在基底中的一或多者中省略通孔，且在一些实施例中，可在一或多个热传导桥中省略介电层。
举例而言，图16示出与图15所示半导体封装600相似的实施例，其中相同的参考编号指代相同的特征。可在所述一或多个热传导桥407上形成介电层410。可在介电层410中形成热传导特征413，且热传导特征413直接接触所述一或多个热传导桥407，而不具有延伸至所述一或多个热传导桥407中的通孔。在一些实施例中，所述一或多个热传导桥407可包含例如铜或类似材料等热传导金属材料。可通过金属对金属接合将所述一或多个热传导桥407直接接合至形成于介电层224中的热传导特征223。可通过金属对金属接合将热传导特征413直接接合至形成于介电层416中的热传导特征418。所述一或多个热传导桥407的形状、尺寸、数目及配置可与参照图7B及图7C所论述的所述一或多个热传导桥405的形状、尺寸、数目及配置实质上相同。
作为另一示例，图17示出与图15所示半导体封装600相似的实施例，其中相同的参考编号指代相同的特征，其中在基底202、基底302、基底402及基底414中省略通孔。在图17中，可在介电层224中及基底202上形成不具有延伸至基底202中的通孔的热传导特征223’。相似地，可在介电层404中及基底402上形成不具有延伸至基底402中的通孔的热传导特征406’。通过类似的方式，可在介电层410中形成不具有延伸至对应基底中的通孔的热传导特征412’，且可在介电层416中形成不具有延伸至对应基底中的通孔的热传导特征418’。可通过与以上参照热传导特征223的顶部部分223A所论述的相同或相似的材料及方法来形成热传导特征223’、热传导特征406’、热传导特征412’及热传导特征418’。热传导特征223’、热传导特征406’、热传导特征412’及热传导特征418’的形状、尺寸、数目及配置可与参照图5E及图5F所论述的热传导特征223的顶部部分223A的形状、尺寸、数目及配置实质上相同。
作为又一示例，图18示出与图16所示半导体封装相似的实施例，其中相同的参考编号指代相同的特征，其中在基底202、基底302及基底414中另外省略通孔。可通过与以上参照热传导特征223的顶部部分223A所论述的相同或相似的材料及方法来形成热传导特征223’、热传导特征412’及热传导特征418’。热传导特征223’、热传导特征412’及热传导特征418’的形状、尺寸、数目及配置可与参照图5E及图5F所论述的热传导特征223的顶部部分223A的形状、尺寸、数目及配置实质上相同。可通过金属对金属接合将所述一或多个热传导桥407接合至热传导特征223’及热传导特征412’。
本实用新型的实施例具有一些有利特征。通过利用包括热传导特征223、所述一或多个热传导桥405、热传导特征412及热传导桥415的散热系统，由元件204及元件304产生的热量可被传递至散热器506，并在半导体封装600的操作期间耗散至周围环境中，此可使得半导体封装600获致更高的效率及更佳的长期可靠性。
在实施例中，一种半导体封装包括：第一半导体元件，包括第一基底；第一接触接垫，位于第一基底上；第一热传导特征，位于第一基底上，其中第一热传导特征延伸至第一基底中，其中在俯视图中，第一热传导特征设置于第一半导体元件的第一区域之上；第二半导体元件，位于第一基底之上，其中第二半导体元件包括第二接触接垫，其中第二接触接垫电性连接至对应的第一接触接垫，且其中在俯视图中，第二半导体元件设置于第一半导体元件的第二区域之上；第一热传导桥，位于第一半导体元件的第一区域之上且位于第二半导体元件旁，第一热传导桥包括第二基底、位于第二基底的第一侧上的第二热传导特征，其中第二热传导特征延伸至第二基底中，且其中第二热传导特征接合至第一热传导特征；以及第一封装胶体，位于第一半导体元件之上且沿着第二半导体元件的侧壁及第一热传导桥的侧壁。在实施例中，所述半导体封装还包括位于第一基底上的第一介电层及位于第二基底的第一侧上的第二介电层，其中第一热传导特征延伸穿过第一介电层，其中第二热传导特征延伸穿过第二介电层，且其中第一介电层接合至第二介电层。在实施例中，所述半导体封装还包括沿着第一半导体元件的侧壁的第二封装胶体，其中第一介电层在第一封装胶体与第二封装胶体之间延伸。在实施例中，第一热传导特征包括位于第一介电层中的具有第一高度的第一部分以及位于第一基底中的具有第二高度的第二部分，其中第一高度等于第一介电层的厚度，其中第二高度等于自第一介电层的底表面至第一热传导特征的底表面的距离，且其中第二高度大于第一高度。在实施例中，第一热传导特征与第一半导体元件中的电路电性隔离。在实施例中，所述半导体封装还包括：第一介电层，位于第二基底的第二侧上；以及第三热传导特征，延伸至第一介电层及第二基底中。在实施例中，所述半导体封装还包括第二热传导桥，其中第二热传导桥包括：第三基底；第二介电层；以及第四热传导特征，延伸至第二介电层及第三基底中，其中第四热传导特征接合至第三热传导特征。
在实施例中，一种半导体封装包括：第一半导体元件，包括第一基底；第一封装胶体，沿着第一半导体元件的侧壁；第一介电层，位于第一封装胶体及第一基底上；第一热传导特征，延伸至第一介电层及第一基底中；第二半导体元件，包括第二基底，其中第二半导体元件接合至第一介电层；第一热传导桥，设置于第二半导体元件旁，第一热传导桥包括第三基底、位于第三基底的第一侧上的第二介电层以及延伸至第二介电层及第三基底中的第二热传导特征，其中第三基底的第二侧与第三基底的第一侧相对，其中第二热传导特征接合至第一热传导特征；以及第二封装胶体，位于第一介电层上且沿着第二半导体元件的侧壁。在实施例中，第一介电层的表面与第一热传导特征的表面齐平。在实施例中，第一热传导特征与第一半导体元件中的电路电性隔离。在实施例中，在俯视图中，第一热传导桥包围第二半导体元件。在实施例中，第一热传导特征在第一介电层中具有第一宽度且在第一基底中具有第二宽度，且其中第一宽度大于第二宽度。在实施例中，所述半导体封装还包括：第三介电层，位于第二基底、第三基底的第二侧以及第二封装胶体上；第三热传导特征，延伸至第三介电层及第二基底中；以及第四热传导特征，延伸至第三介电层及第三基底中。在实施例中，所述半导体封装还包括位于第二基底以及第三基底的第二侧之上的第二热传导桥。
在实施例中，一种半导体封装的制造方法包括：邻近第一半导体元件而形成第一封装胶体，第一半导体元件包括第一基底及位于第一基底中的穿孔；在第一半导体元件及第一封装胶体上形成第一介电层；在第一介电层中形成第一接合接垫，其中第一接合接垫连接至穿孔；在第一介电层及第一基底中形成第一热传导特征；将第二半导体元件接合至第一介电层及第一接合接垫；将第一热传导桥接合至第一介电层及第一热传导特征，其中第一热传导桥沿着第二半导体元件的第一侧壁设置，其中第一热传导桥包括第二热传导特征，且其中第二热传导特征接合至对应的第一热传导特征；以及邻近第二半导体元件而形成第二封装胶体。在实施例中，第二半导体元件通过熔融接合而接合至第一介电层及第一接合接垫。在实施例中，形成第一热传导特征包括：在第一介电层中形成第一开口；在第一基底中形成第二开口；以及通过电镀在第一开口及第二开口中沉积金属材料。在实施例中，所述方法还包括：在第二半导体元件、第一热传导桥及第二封装胶体上形成第二介电层；以及在第二介电层、第二半导体元件及第一热传导桥中形成第三热传导特征。在实施例中，所述方法还包括通过熔融接合而将第二热传导桥接合至第二介电层及第三热传导特征。在实施例中，所述方法还包括将第二热传导桥接合至第一介电层及第一热传导特征，其中第二热传导桥沿着第二半导体元件的第二侧壁设置，其中第二热传导桥包括第三热传导特征，且其中第三热传导特征接合至对应的第一热传导特征。
前述内容概述了若干实施例的特征，以使本领域技术人员可更佳地理解本实用新型的各态样。本领域技术人员应理解，他们可容易地使用本实用新型作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。本领域技术人员也应认识到，此种等效构造并不背离本实用新型的精神及范围，而且他们可在不背离本实用新型的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (6)

1.一种半导体封装，其特征在于，包括：
第一半导体元件，包括第一基底；
第一接触接垫，位于所述第一基底上；
第一热传导特征，位于所述第一基底上，其中所述第一热传导特征延伸至所述第一基底中，其中，所述第一热传导特征设置于所述第一半导体元件的第一区域之上；
第二半导体元件，位于所述第一基底之上，其中所述第二半导体元件包括第二接触接垫，其中所述第二接触接垫电性连接至对应的所述第一接触接垫，且其中所述第二半导体元件设置于所述第一半导体元件的第二区域之上；
第一热传导桥，位于所述第一半导体元件的所述第一区域之上且位于所述第二半导体元件旁，所述第一热传导桥包括：
第二基底；
第二热传导特征，位于所述第二基底的第一侧上，其中所述第二热传导特征延伸至所述第二基底中，且其中所述第二热传导特征接合至所述第一热传导特征；以及
第一封装胶体，位于所述第一半导体元件之上且沿着所述第二半导体元件的侧壁及所述第一热传导桥的侧壁。
2.如权利要求1所述的半导体封装，其特征在于，还包括位于所述第一基底上的第一介电层及位于所述第二基底的所述第一侧上的第二介电层，其中所述第一热传导特征延伸穿过所述第一介电层，其中所述第二热传导特征延伸穿过所述第二介电层，且其中所述第一介电层接合至所述第二介电层。
3.如权利要求2所述的半导体封装，其特征在于，还包括沿着所述第一半导体元件的侧壁的第二封装胶体，其中所述第一介电层在所述第一封装胶体与所述第二封装胶体之间延伸。
4.如权利要求2所述的半导体封装，其特征在于，所述第一热传导特征包括位于所述第一介电层中的具有第一高度的第一部分以及位于所述第一基底中的具有第二高度的第二部分，其中所述第一高度等于所述第一介电层的厚度，其中所述第二高度等于自所述第一介电层的底表面至所述第一热传导特征的底表面的距离，且其中所述第二高度大于所述第一高度。
5.如权利要求1所述的半导体封装，其特征在于，还包括：
第一介电层，位于所述第二基底的第二侧上；以及
第三热传导特征，延伸至所述第一介电层及所述第二基底中。
6.如权利要求5所述的半导体封装，其特征在于，还包括第二热传导桥，其中所述第二热传导桥包括：
第三基底；
第二介电层；以及
第四热传导特征，延伸至所述第二介电层及所述第三基底中，其中所述第四热传导特征接合至所述第三热传导特征。
CN202321468495.1U 2022-07-07 2023-06-09 半导体封装 Active CN220829951U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/859,297 US20240014095A1 (en) 2022-07-07 2022-07-07 Semiconductor package and method
US17/859,297 2022-07-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202420685842.4U Division CN221900001U (zh) 2022-07-07 2023-06-09 半导体封装

Publications (1)

Publication Number Publication Date
CN220829951U true CN220829951U (zh) 2024-04-23

Family

ID=89430696

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202321468495.1U Active CN220829951U (zh) 2022-07-07 2023-06-09 半导体封装

Country Status (3)

Country Link
US (1) US20240014095A1 (zh)
CN (1) CN220829951U (zh)
TW (1) TWI834469B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796829B2 (en) * 2012-09-21 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US9236323B2 (en) * 2013-02-26 2016-01-12 Intel Corporation Integrated heat spreader for multi-chip packages
US11502017B2 (en) * 2018-12-10 2022-11-15 Intel Corporation Effective heat conduction from hotspot to heat spreader through package substrate
KR102643069B1 (ko) * 2019-07-03 2024-03-05 에스케이하이닉스 주식회사 열 방출 구조를 포함하는 적층 반도체 패키지
US11393805B2 (en) * 2019-08-29 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor packages
US11854935B2 (en) * 2020-02-19 2023-12-26 Intel Corporation Enhanced base die heat path using through-silicon vias

Also Published As

Publication number Publication date
US20240014095A1 (en) 2024-01-11
TW202403979A (zh) 2024-01-16
TWI834469B (zh) 2024-03-01

Similar Documents

Publication Publication Date Title
KR102256262B1 (ko) 집적 회로 패키지 및 방법
US12068224B2 (en) Semiconductor packages having thermal conductive pattern
TW202038420A (zh) 晶片封裝結構及其製造方法
WO2015183959A1 (en) Structure and method for integrated circuits packaging with increased density
KR102480685B1 (ko) 반도체 디바이스 및 제조 방법
TWI827899B (zh) 扇出型矽中介物、晶片封裝結構及其形成方法
TWI778691B (zh) 積體電路封裝及其製造方法
US11527518B2 (en) Heat dissipation in semiconductor packages and methods of forming same
US20240290755A1 (en) Semiconductor devices and methods of manufacture
CN221861640U (zh) 半导体组件
CN220829951U (zh) 半导体封装
CN221900001U (zh) 半导体封装
TWI852208B (zh) 裝置封裝、積體電路封裝及方法
US20230245947A1 (en) Integrated circuit package and method
US11915994B2 (en) Package structure comprising a semiconductor die with a thermoelectric structure and manufacturing method thereof
CN220774343U (zh) 半导体封装
TWI853472B (zh) 封裝件及製造半導體裝置的方法
TWI838124B (zh) 具有改善的散熱效率的封裝及其形成方法
TW202414546A (zh) 封裝件及製造半導體裝置的方法
CN115775794A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant