TWI508240B - Laminated wiring board - Google Patents
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Description
本發明係關於內插式基板等之積層配線基板。
近年來，電子裝置或光裝置中，嘗試將複數個元件混合連接而構築更高功能之裝置之。尤其在將具有不同功能之元件彼此(例如光半導體元件與電子電路元件)電性連接而成之混合裝置之情形中，由於元件間電極墊之數量或位置不同，因此需使用內插式基板等積層配線基板。
專利文獻1中記載有將複數之陶瓷基板積層而成之積層配線基板。陶瓷基板例如與樹脂系基板相比其線膨脹係數較小，具有可藉由研磨而平坦化等各種優點，且形成貫通電極之技術亦已確立，但另一方面，因形成小間距之配線圖案較困難，故不適合小型化。
因此，由可形成線膨脹係數小、平坦度高且小間距之配線圖案之觀點而言，現正研究對積層配線基板應用矽基板之技術。專利文獻2、3中記載有將以具有厚度份之深度之環狀槽(線槽)包圍之部份設為電氣通路部之矽基板。
專利文獻1：日本特開2005-136266號公報
專利文獻2：日本特開2006-521022號公報
專利文獻3：日本特開2008-541473號公報
但，即使將專利文獻2、3所記載之矽基板應用於積層配線基板，各層矽基板之電氣通路亦成為配線，因此無法將電極墊之數量或位置不同之元件彼此電性連接。
因此，本發明之課題在於提供一種可使用矽基板將電極墊之數量或位置不同之元件彼此電性連接之積層配線基板。
為解決上述問題，本發明之積層配線基板之特徵在於，具備：低電阻矽基板，其包含以具有厚度份之深度之環狀槽包圍之電氣通路部；第1絕緣層，其積層於低電阻矽基板之一方側之主面，以使貫通於厚度方向之第1開口對應於電氣通路部之方式而形成；及第1高電阻矽基板，其積層於第1絕緣層之一方側之主面，以使具有厚度份之深度之第1凹部對應於第1開口之方式而形成；且，低電阻矽基板具有特定之比電阻，第1高電阻矽基板具有比特定比電阻高之比電阻；於第1高電阻矽基板之一方側之主面及第1凹部之內面，經由第1絕緣膜而設有第1配線膜，第1配線膜經由第1開口與電氣通路部電性連接。
該積層配線基板中，使具有特定比電阻之低電阻矽基板、與具有比該特定比電阻高之比電阻之第1高電阻矽基板夾住第1絕緣層而積層於其另一方側與一方側。並且，於低電阻矽基板設有以環狀槽包圍之電氣通路部，於第1高電阻矽基板之一方側之主面及第1凹部之內面，經由第1絕緣層之第1開口與電氣通路部電性連接之第1配線膜係經由第1絕緣膜而設。如此，於第1高電阻矽基板設有第1配線膜，因此於積層配線基板之一方側與另一方側，可將電極墊之數量或位置不同之元件彼此電性連接。
再者，較佳為第1凹部從第1高電阻矽基板之厚度方向觀察時，以第1凹部之另一方側之端部包含於電氣通路部之一方側之端面之方式形成。根據該構成，由於以第1凹部之另一方側之端部的周圍部份支持電氣通路部，因此機械強度上升。
另，較佳為第1凹部以從第1高電阻矽基板之另一方側之主面向一方側之主面逐漸擴大之方式而形成。根據該構成，由於易使第1配線膜形成於第1凹部之內面，因此可防止於第1凹部內斷線等，可使電氣通路部與第1配線膜確實電性連接。
此時，較佳為第1凹部從第1高電阻矽基板之厚度方向觀察時，以第1凹部之一方側之端部包含於電氣通路部之一方側之端面之方式而形成。根據該構成，從一方側向另一方側逐漸擴大之第1凹部之內面全體包含於電氣通路部一方側之端面。藉此，由於以第1凹部全體之周圍部份支持電氣通路部，因此機械強度上升。
另，環狀槽內成為空隙較佳。根據該構成，於電氣通路部與其周圍部之間，可抑制電氣容量之增加且謀求電氣絕緣性。
另，亦可於電氣通路部之另一方側之端面設有電極膜。此時，可於第1高電阻矽基板之一方側之主面及低電阻矽基板之另一方側之主面安裝具有不同功能之元件，因此裝置全體可薄型化。
或者進而具備：第2絕緣層，其積層於低電阻矽基板之另一方側之主面，以使貫通於厚度方向之第2開口對應於電氣通路部之方式而形成；及第2高電阻矽基板，其積層於第2絕緣層之另一方側之主面，以使具有厚度份之深度之第2凹部對應於第2開口之方式而形成；第2高電阻矽基板具有比特定之比電阻高之比電阻，於第2高電阻矽基板之另一方側主面及第2凹部之內面，亦可經由第2絕緣膜設有第2配線膜，第2配線膜亦可經由第2開口與電氣通路部電性連接。此時，可於第1高電阻矽基板之一方側之主面及第2高電阻矽基板之另一方側之主面，安裝具有不同功能之元件，因此可安裝電極墊之數量或位置不同之元件，另，可於裝置中確保特定之厚度並提高機械強度。
根據本發明，可使用矽基板將電極墊之數量或位置不同之元件彼此電性連接。
以下，針對本發明之較佳實施形態參照附圖詳細說明。再者，各圖中對於同一或相當部份附加同一符號，省略重複說明。
圖1係具備本發明之積層配線基板之裝置第1實施形態之平面圖。圖2係沿著圖1之裝置之Ⅱ-Ⅱ線之剖面圖。圖3係圖1之裝置之底面圖。如圖1~3所示，裝置D於作為內插式基板之矩形板狀積層配線基板1之表面側(另一方側)及背面側(一方側)分別安裝矩形板狀之光半導體元件20及電子電路元件30而構成。
光半導體元件20係多通道光元件(此處為4×4通道之陣列受光元件)，電子電路元件30係放大器陣列等處理IC。若光半導體元件20之受光部尺寸較大時，電子電路元件30之尺寸比光半導體元件20之尺寸小。若將製造步驟複雜之電子電路元件30製作成超過必要的大小時，就成本上較為不利，因此將光半導體元件20與電子電路元件30經由可變換間距之積層配線基板1而混合連接。
圖4係圖1之積層配線基板之平面圖。圖5係沿著圖4之積層配線基板之V-V線之剖面圖。圖6係圖4之積層配線基板之底面圖。如圖4~6所示，積層配線基板1具備低電阻矽基板2、積層於低電阻矽基板2背面(一方側之主面)2b之絕緣層(第1絕緣層)3、積層於絕緣層3的背面(一方側之主面)3b之高電阻矽基板(第1高電阻矽基板)4。即，積層配線基板1成為使低電阻矽基板2與高電阻矽基板4經由絕緣層3而連接之SOI(Silicon On Insulator：絕緣層上矽)基板。
再者，低電阻矽基板2具有特定之比電阻(例如0.01 Ω．cm)，高電阻矽基板4具有比特定比電阻高之比電阻(例如3 kΩ．cm)。另，絕緣層3係含氧化矽等之氧化膜。
低電阻矽基板2包含以具有其厚度份之深度之圓環狀的環狀槽5包圍之圓柱狀電氣通路部6。環狀槽5具有從低電阻矽基板2之表面2a至背面2b之深度，使其底面成為絕緣層3之表面3a。電氣通路部6以與光半導體元件20之陽極電極墊20a及共同陰極電極墊20b(參照圖1、2)對應之方式(即以於厚度方向對向之方式)，成4×4配置且設於中央。各電氣通路部6藉由以矽深蝕刻形成之環狀槽5予以劃定，藉由環狀槽5內之空氣(亦可填充有其他電氣絕緣材料)而謀求電氣絕緣性。
於各電氣通路部6表面側之端面6a，設有含Cr/Pt/Au等金屬之電極膜7。電極膜7係利用電阻加熱、電子束之蒸鍍法、濺鍍、鍍敷等而成膜於電氣通路部6之端面6a，與電氣通路部6歐姆連接。於各電極膜7上，經由焊錫凸塊40連接有光半導體元件20之陽極電極墊20a及共同陰極電極墊20b(參照圖1、2)。
於絕緣層3中，將貫通於其厚度方向之開口(第1開口)8以對應於低電阻矽基板2之各電氣通路部6之方式(即於厚度方向對向之方式)而形成。從絕緣層3之厚度方向觀察時，各開口部8係以包含於所對應之電氣通路部6的背面側之端面6b之方式形成。於各開口8內，成膜含Cr/Pt/Au等金屬之導電膜9，而與電氣通路部6歐姆連接。
於高電阻矽基板4上，將具有其厚度份之深度之凹部(第1凹部)11以對應於絕緣層3之各開口8之方式(即於厚度方向上對向之方式)形成。凹部11具有從高電阻矽基板4之背面4b至表面4a之深度，使其底面成為絕緣層3之背面3b。
各凹部11係以高電阻矽基板4之表面4a向背面4b逐漸擴大之方式(換言之，以從高電阻矽基板4之背面4b向表面4a逐漸變窄之方式)以濕蝕刻等形成。更詳細言之，各凹部11從高電阻矽基板4之厚度方向觀察時，係以凹部11背面側之端部(開口部)包含於所對應之電氣通路部6之端面6b之方式形成四角錐台狀。藉此，從高電阻矽基板4之厚度方向觀察時，凹部11之表面側之端部(底部)亦包含於電氣通路部6之端面6b內。再者，從絕緣層3之厚度方向觀察時，絕緣層3之開口8不僅包含於所對應之電氣通路部6之端面6b，亦包含於所對應之凹部11之表面側之端部(底部)。
於高電阻矽基板4之背面4b及凹部11之內面11a，經由含氧化矽或氮化矽等之氧化膜或氮化膜之絕緣膜(第1絕緣膜)12，設有含Cr/Pt/Au等金屬之配線膜(第1配線膜)13。絕緣膜12於凹部11的表面側之端部(底部)被除去，配線膜13於其除去部與導電膜9連接。藉此，配線膜13經由絕緣層3之開口8而與低電阻矽基板2之電氣通路部6電性連接。
於高電阻矽基板4之背面4b形成有圖案之配線膜13具有：墊部13a，其以與電子電路元件30之端子電極墊30a(參照圖2、3)對應之方式(即以於厚度方向對向之方式)而設；外部界面13b，其作為電源供給用或信號輸入輸出用而與外部電性連接；及配線部13c，其與墊部13a、外部界面部13b及凹部11內之配線膜13之一部份相互連接。並且，於各墊部13a經由焊錫凸塊40而連接電子電路元件30之端子電極墊30a(參照圖2、3)。於配線膜13之各配線間，因高電阻矽基板4自身具有較高比電阻，因此即使在交流下亦可維持高阻抗。
再者，一般以CZ(Czochralski，柴氏)法製造之矽晶圓難以高電阻化(低雜質濃度化)，因此對於高電阻矽基板4使用以FZ(浮區)法製造之矽晶圓較佳。在CZ法中，要使矽晶圓之比電阻為數100 Ω‧cm有其限度，而在FZ法中，可使矽晶圓之比電阻為數kΩ‧cm以上。對於低電阻矽基板2，雜質濃度之偏差小故使用以FZ法製造之矽晶圓較佳，但由於電氣通路部6無法成為如此微細之尺寸，因此亦可使用以CZ法製造之矽晶圓。
另，高電阻矽基板4之厚度，只要能夠使各電極間小間距化，或可升高各電極間之電氣電阻值，則以薄型為佳。但過薄時強度上變脆弱，因此高電阻矽基板4之厚度為數10~100 μm較佳，若非用於高頻率則亦可為200 μm或300 μm。
另，低電阻矽基板2之厚度係由與所要求之電氣電阻值之關係決定。於比電阻0.01 Ω‧cm之低電阻矽基板2上形成直徑100 μm之電氣通路部6時，成為127 Ω/cm。此時，若低電阻矽基板2之厚度為500 μm，則電氣通路部6之電氣電阻值成為約6 Ω，若低電阻矽基板2之厚度為100 μm，則電氣通路部6之電氣電阻值成為1.3 Ω。有必要再降低電氣通路部6之電氣電阻值時，例如只要增大為直徑200 μm而加大電氣通路部6之尺寸即可。此時，若低電阻矽基板2之厚度為100 μm，則電氣通路部6之電氣電阻值成為0.3 Ω。
如上說明，在積層配線基板1中，使具有特定比電阻之低電阻矽基板2、與具有高於其特定比電阻之高比電阻之高電阻矽基板4夾住絕緣層3而積層於其表面3a與背面3b。並且，於低電阻矽基板2上，設有以環狀槽5包圍之電氣通路部6，於高電阻矽基板4之背面4b及凹部11之內面11a，經由絕緣層3之開口8設有與電氣通路部6電性連接之配線膜13。如此，由於在高電阻矽基板4設有配線膜13，因此可於積層配線基板1之表面側與背面側，將電極墊之數量或位置不同之光半導體元件20與電子電路元件30電性連接。
再者，藉由組合低電阻矽基板2與高電阻矽基板4，因而即使高電阻矽基板4薄型化亦可確保機械強度，且處理上亦變得容易。另，無需於表面側及背面側兩方經由絕緣膜而設置配線膜，可使構造簡化。
再者，高電阻矽基板4之凹部11以從高電阻矽基板4之表面4a向背面4b逐漸擴大之方式形成。藉此，可使配線膜13容易形成於凹部11之內面11a，因此可防止於凹部11內斷線等，可使低電阻矽基板2之電氣通路部6與配線膜13之電性連接確實化。
另，各凹部11從高電阻矽基板4之厚度方向觀察時，係以使凹部11背面側之端部(開口部)包含於所對應之電氣通路部6之端面6b之方式形成。由於將凹部11以從高電阻矽基板4之表面4a向背面4b逐漸擴大之方式形成，因此從高電阻矽基板4之厚度方向觀察時，凹部11表面側之端部(底部)亦包含於電氣通路部6之端面6b。藉此，由於以凹部11全體之周圍部份支持電氣通路部6，因此機械強度提升。
另，包圍電氣通路6之環狀槽5內成為空隙。藉此，於電氣通路部6與其周圍部之間，可抑制電氣容量之增加且謀求電氣絕緣性。再者，就機械強度方面，由於利用半導體元件20之安裝而予以強化，因此不會成為特別問題。
另，於低電阻矽基板2之電氣通路部6表面側之端部6a設有電極膜7。藉此，可於高電阻矽基板4之背面4b與低電阻矽基板2之表面2a安裝具有不同功能之光半導體元件20及電子電路元件30，因此裝置D全體可薄型化。
接著，針對積層配線基板1之製造方法參照圖7、8進行說明。再者，以下製造步驟通常係以矽晶圓為單位實施，各積層配線基板1可由切割矽晶圓而獲得。
首先，如圖7(a)所示，準備將低電阻矽基板2與高電阻矽基板4經由絕緣層3而連接之SOI基板。若有可能，為進行歐姆連接，較佳對低電阻矽基板2之表面2a及背面2b進行離子注入。接著，於低電阻矽基板2之表面2a及高電阻矽基板4之背面4b成膜氮化矽膜41，將該氮化矽膜41作為遮罩，形成凹部11。使用KOH或TMAH等鹼液進行濕蝕刻，使絕緣層3成為阻止層。
再者，高電阻矽基板4之表面4a及背面4b之面方位為(100)時，通常OF(定向平面)面之面方位成為(110)，若將四角錐台狀之凹部11之開口部之各邊以相對於OF平行及垂直之方式設定，則藉由濕蝕刻，凹部11之內面之面方位變成(111)，凹部11之內面相對於高電阻矽基板4之表面4a成54.7°之傾斜面。
接著進行凹部11之形成，如圖7(b)所示，除去氮化矽膜41，利用熱氧化或CVD法，於高電阻矽基板4之背面4b及凹部11之內面11a形成絕緣膜12。利用熱氧化形成絕緣膜12時，亦會於低電阻矽基板2之表面2a成膜氧化膜，但該氧化膜因不需要故以乾蝕刻除去。
接著，如圖7(c)所示，使用噴塗機，於高電阻矽基板4之背面4b及凹部11之內面11a成膜抗蝕劑掩模42，利用乾蝕刻而於絕緣層3形成開口8。為進行歐姆接觸而需要離子注入時，在該階段中對低電阻矽基板2之表面2a進行離子注入，且經由開口8對低電阻矽基板2之背面2b進行離子注入。
接著，如圖8(a)所示，除去抗蝕劑掩模42，於低電阻矽基板2之表面2a、絕緣層3之開口8內、及絕緣膜12上利用蒸鍍而形成金屬膜。然後，藉由使用抗蝕劑掩模之濕蝕刻或剝離，於低電阻矽基板2之表面2a形成電極膜7，且於高電阻矽基板4之背面4b及凹部11之內面11a，經由絕緣膜12而形成配線膜13。為進行金屬之合金化或歐姆連接而需要退火之情形時，於該階段實施。
接著，如圖8(b)所示，於低電阻矽基板2之表面2a形成抗蝕劑掩模43，利用DRIE(Deep Reactive Ion Etching：深反應式離子蝕刻)而於低電阻矽基板2形成環狀槽5，劃定電氣通路部6。最後，除去抗蝕劑掩模43，完成積層配線基板1。
圖9係本發明之積層配線基板之第2實施形態之剖面圖。如圖9所示，積層配線基板10除上述積層配線基板1之構成外，進而具備絕緣層(第2絕緣層)14，其積層於低電阻矽基板2之表面(另一方側之主面)2a；及高電阻係基板(第2高電阻矽基板)15，其積層於絕緣層14之表面(另一方側之主面)14a。高電阻矽基板15具有較低電阻矽基板2所具有之特定比電阻為高之比電阻(例如3 kΩ‧cm)。
於絕緣層14上，與絕緣3相同，以對應於低電阻矽基板2之各電氣通路部6之方式(即以於厚度方向對向之方式)形成貫通於其厚度方向之開口(第2開口)16。另，於高電阻矽基板15與高電阻矽基板4相同，以對應於絕緣層14之各開口16之方式(即，以於厚度方向對向之方式)形成具有其厚度份之深度之凹部(第2凹部)17。
於絕緣層14之開口16內，與導電膜9相同，設有導電膜18。另，於高電阻矽基板15之表面15a及凹部17之內面17a，與絕緣膜12及配線膜13相同，經由絕緣膜(第2絕緣膜)19設有配線膜(第2配線膜)21。配線膜21經由絕緣層14之開口16內之導電膜18而與低電阻矽基板2之電氣通路6電性連接。
根據如上構成之積層配線基板10，可於高電阻矽基板4之背面4b與高電阻矽基板15之表面15a安裝具有不同功能之元件，因此可安裝電極墊之數量或位置不同之元件。另，可在裝置D中確保特定之厚度並提高機械強度。
再者，積層配線基板10係如下製造。即，準備2塊上述積層配線基板1，連接該等低電阻矽基板2之表面2a彼此而製得。低電阻矽基板2之表面2a彼此之連接，可於電氣通路部6之表面側之端面6a設置電極膜7，利用焊錫等接合電極膜7彼此，亦可不於電氣通路部6之端面6a設置電極膜7，而利用表面活化接合，接合低電阻矽基板2之表面2a彼此。此時，例如若低電阻矽基板2係使用直徑6英吋之矽晶圓，由於其標準厚度為625 μm，因此可使積層配線基板1之厚度為1 mm以上。
但，高電阻矽基板4、15之凹部11、17之開口部之尺寸依存於高電阻矽基板4、15之厚度。例如高電阻矽基板4、15之厚度為200 μm，且凹部11、17之內面相對於高電阻矽基板4之表面4a為54.7°之傾斜面之情形時，因傾斜之擴大於兩側各為140 μm，因此若將凹部11、17之底部之各邊長度設為50 μm時，凹部之開口部之各邊長度變成330 μm。因此，即使凹部11、17緊密排列，凹部11、17之最小間距亦變成約400 μm。因此，若安裝於表面側及背面側之各元件之電極墊之間距低於400 μm時，於表面側及背面側分別設有配線膜13、21之積層配線基板10係有利。
本發明不限於上述實施形態。
例如，第1實施形態中，高電阻矽基板4之凹部11亦可不以從高電阻矽基板4之表面4a向背面4b逐漸擴大之方式形成。此情形時，從高電阻矽基板4之厚度方向觀察時，凹部11表面側之端部(底部)只要包含於低電阻矽基板2之電氣通路部6之背面側之端面6b，則仍可利用凹部11的表面側之端部(底部)之周圍部份支持電氣通路部6，因此機械強度上升。
另，對低電阻矽基板2之背面2b之絕緣層3之積層、對絕緣層3之背面3b之高電阻矽基板4之積層、對低電阻矽基板2之表面2a之絕緣層14之積層、對絕緣層14之表面14a之高電阻矽基板15之積層等，亦可不直接進行而經由幾個層間接進行。
根據本發明，可使用矽基板將電極墊之數量或位置不同之元件彼此電性連接。
1、10．．．積層配線基板
2．．．低電阻矽基板
2a．．．表面(另一方側之主面)
2b．．．背面(一方側之主面)
3．．．絕緣層(第1絕緣層)
3b．．．背面(一方側之主面)
4．．．高電阻矽基板(第1高電阻矽基板)
4b．．．背面(一方側之主面)
5．．．環狀槽
6．．．電氣通路部
6a．．．端面(另一方側之端面)
6b．．．端面(一方側之端面)
7．．．電極膜
8．．．開口(第1開口)
11．．．凹部(第1凹部)
11a．．．內面
12．．．絕緣膜(第1絕緣膜)
13．．．配線膜(第1配線膜)
14．．．絕緣層(第2絕緣層)
14a．．．表面(另一方側之主面)
15．．．高電阻矽基板(第2高電阻矽基板)
15a．．．表面(另一方側之主面)
16．．．開口(第2開口)
17．．．凹部(第2凹部)
17a．．．內面
19．．．絕緣膜(第2絕緣膜)
21．．．配線膜(第2配線膜)
圖1係具備本發明之積層配線基板之裝置之第1實施形態之平面圖。
圖2係沿著圖1之裝置之II-II線之剖面圖。
圖3係圖1之裝置之底面圖。
圖4係圖1之積層配線基板之平面圖。
圖5係沿著圖4之積層配線基板之V-V線之剖面圖。
圖6係圖4之積層配線基板之底面圖。
圖7(a)-(c)係圖4之積層配線基板之每個製造步驟之剖面圖。
圖8(a)、(b)係圖4之積層配線基板之每個製造步驟之剖面圖。
圖9係本發明之積層配線基板之第2實施形態之剖面圖。
1、10．．．積層配線基板
2．．．低電阻矽基板
2a．．．表面(另一方側之主面)
2b．．．背面(一方側之主面)
3．．．絕緣層(第1絕緣層)
3a．．．表面
3b．．．背面(一方側之主面)
4．．．高電阻矽基板(第1高電阻矽基板)
4a．．．表面
4b．．．背面(一方側之主面)
5．．．環狀槽
6．．．電氣通路部
6a．．．端面(另一方側之端面)
6b．．．端面(一方側之端面)
7．．．電極膜
8．．．開口(第1開口)
9．．．導電膜
11．．．凹部(第1凹部)
11a．．．內面
12．．．絕緣膜(第1絕緣膜)
13．．．配線膜(第1配線膜)
20．．．光半導體元件
20a．．．陽極電極墊
20b．．．陰極電極墊
30．．．電子電路元件
30a．．．端子電極墊
40．．．焊錫凸塊
Claims (7)
- 一種積層配線基板，其特徵在於，具備：低電阻矽基板，其包含以具有厚度份之深度之環狀槽包圍之電氣通路部；第1絕緣層，其積層於前述低電阻矽基板之一方側之主面，以使貫通於厚度方向之第1開口對應於前述電氣通路部之方式而形成；及第1高電阻矽基板，其積層於前述第1絕緣層之一方側之主面，以使具有厚度份之深度之第1凹部對應於前述第1開口之方式而形成；且前述低電阻矽基板具有特定之比電阻，前述第1高電阻矽基板具有比前述特定比電阻高之比電阻，於前述第1高電阻矽基板之一方側之主面及前述第1凹部之內面，經由第1絕緣膜而設有第1配線膜，前述第1配線膜經由前述第1開口與前述電氣通路部電性連接。
- 如請求項1之積層配線基板，其中前述第1凹部從前述第1高電阻矽基板之厚度方向觀察時，以前述第1凹部之另一方側之端部包含於前述電氣通路部之一方側之端面之方式形成。
- 如請求項1之積層配線基板，其中前述第1凹部係以從前述第1高電阻矽基板之另一方側之主面向一方側之主面逐漸擴大之方式而形成。
- 如請求項3之積層配線基板，其中前述第1凹部從前述第1高電阻矽基板之厚度方向觀察時，以前述第1凹部之一方側之端部包含於前述電氣通路部之一方側之端面之方式而形成。
- 如請求項1之積層配線基板，其中前述環狀槽內成為空隙。
- 如請求項1之積層配線基板，其中於前述電氣通路部之另一方側之端面設有電極膜。
- 如請求項1之積層配線基板，其中進而具備：第2絕緣層，其積層於前述低電阻矽基板之另一方側之主面，以使貫通於厚度方向之第2開口對應於前述電氣通路部之方式而形成；及第2高電阻矽基板，其積層於前述第2絕緣層之另一方側之主面，以使具有厚度份之深度之第2凹部對應於前述第2開口之方式而形成；前述第2高電阻矽基板具有比前述特定之比電阻高之比電阻，於前述第2高電阻矽基板之另一方側主面及前述第2凹部之內面，經由第2絕緣膜設有第2配線膜，前述第2配線膜經由前述第2開口與前述電氣通路部電性連接。
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