TWI548052B - 半導體中介板及封裝結構 - Google Patents

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Description

半導體中介板及封裝結構
本發明係有關於一種半導體中介板及封裝結構，尤指一種具有凸塊底下金屬層的半導體中介板及封裝結構。
現行之覆晶技術因具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如：晶片尺寸構裝(Chip Scale Package，CSP)、晶片直接貼附封裝(Direct Chip Attached，DCA)以及多晶片模組封裝(Multi-Chip Module，MCM)等型態的封裝模組，其均可利用覆晶技術而達到封裝的目的。
於覆晶封裝製程中，因晶片與封裝基板之熱膨脹係數的差異甚大，故晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊容易自封裝基板上剝離。另一方面，隨著積體電路之積集度的增加，因晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的電性連接之可靠度(reliability)下降，並造成信賴性測試的失敗。
為了解決上述問題，遂發展出以半導體基材作為中介結構的製程，其係於一封裝基板與一半導體晶片之間增設一矽中介板(silicon interposer)，因為該矽中介板與該半導體晶片的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題。
請參閱第1圖，係習知具矽中介板之堆疊封裝結構之剖視圖。如圖所示，習知之封裝結構除了能避免前述問題外，相較於直接將半導體晶片接置於封裝基板之情況，習知之封裝結構亦可使封裝結構的版面面積更加縮小。
舉例來說，一般封裝基板最小之線寬/線距只可做到12/12微米，而當半導體晶片的輸入輸出(I/O)數增加時，由於線寬/線距已無法再縮小，故須加大封裝基板的面積以提高佈線數量，以便於接置高輸入輸出(I/O)數之半導體晶片；相對地，由於第1圖之封裝結構係將半導體晶片11接置於一具有矽貫孔(through silicon via，TSV)的矽中介板12上，以該矽中介板12做為一轉接板，進而將半導體晶片11電性連接至封裝基板13上，而矽中介板12可利用半導體製程做出3/3微米或以下之線寬/線距，故當半導體晶片11的輸入輸出(I/O)數增加時，該矽中介板12的面積已足夠連接高輸入輸出(I/O)數之半導體晶片11。此外，因為該矽中介板12具有細線寬/線距之特性，其電性傳輸距離較短，所以連接於該矽中介板12之半導體晶片11的電性傳輸速度(效率)亦較將半導體晶片直接接置封裝基板之速度(效率)來得快。
因終端產品之體積縮減需求，使得如第1圖所示之具矽中介板之堆疊封裝結構(3D-IC堆疊封裝結構)之矽中介板12必須做到輕薄短小，故一般該矽中介板12之厚度係在100微米以下(例如50至100微米)；然而，在該矽中介板12的製作過程、將該半導體晶片11接置該矽中介板12上或是將該矽中介板12接置於封裝基板13上等過程中，皆會因該矽中介板12太薄而產生翹曲(warpage)，造成該半導體晶片11與矽中介板12間之接合用之導電元件14(例如μ-bump)或該矽中介板12與封裝基板13間之接合用之導電元件15(例如C4 bump)在前述導電元件14、15處產生過大應力，而使接合處產生破裂(crack)現象。
前述破裂現象尤以發生在該導電元件14處最為明顯與頻繁；此外，該矽中介板12係於切單後進行後續製程，而由於會經過熱製程或是晶片接著(die bonding)製程等，該矽中介板12周圍之應力亦會特別大，如此亦會造成該矽中介板12翹曲，進而導致終端產品之可靠度問題。
因此，如何避免上述習知技術中之種種問題，實為目前業界所急需解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體中介板，係包括：基板本體，係具有相對之第一表面與第二表面，該第二表面係由中間區與圍繞該中間區的周圍區所組成；複數導電柱，各係嵌埋於該基板本體中且其一端 部外露於該第二表面；鈍化層，係形成於該第二表面上，且包括一圍繞部、複數環狀部與複數條狀部，該圍繞部係位於該周圍區，該環狀部係位於該中間區中的導電柱周緣，該條狀部並以其兩端分別連接二該環狀部；以及凸塊底下金屬(Under Bump Metallurgy，簡稱UBM)層，係形成於該導電柱之外露端部上，並延伸至位於該外露端部之周緣的環狀部上。
於前述之半導體中介板中，該等條狀部係以2(n+1)的數量排成複數多邊形，n係為大於零的正整數，各該多邊形的大小係相同，各該多邊形係相連而排列成網狀，各該多邊形之間僅共用一該環狀部，而相連成串，該等多邊形係呈鋸齒狀交錯排列，該等條狀部係排成複數正六邊形，且各該正六邊形係由至少六個該條狀部所排成。又，n係為1至20。
本發明之半導體中介板中，復包括表面鈍化層，係形成於該第二表面上，且位於該鈍化層與基板本體之間，該表面鈍化層係形成於整個該第二表面上，該環狀部並外露部分位於該導電柱周緣的該表面鈍化層，且該凸塊底下金屬層復形成於外露之該導電柱周緣的表面鈍化層上，形成該表面鈍化層之材質係為無機材料，形成該鈍化層之材質係為高分子材料，該環狀部之外緣係較其上之該凸塊底下金屬層之外緣突出8至12微米。
本發明復提供一種封裝結構，係包括：半導體中介板，係包括：基板本體，係具有相對之第一表面與第二表 面，該第二表面係由中間區與圍繞該中間區的周圍區所組成；複數導電柱，各係嵌埋於該基板本體中且其一端部外露於該第二表面；鈍化層，係形成於該第二表面上，且包括一圍繞部、複數環狀部與複數條狀部，該圍繞部係位於該周圍區，該環狀部係位於該中間區中的導電柱周緣，該條狀部並以其兩端分別連接二該環狀部；及凸塊底下金屬(Under Bump Metallurgy，簡稱UBM)層，係形成於該導電柱之外露端部上，並延伸至位於該外露端部之周緣的環狀部上；第一電子元件，係接置於該基板本體的第一表面上；以及第二電子元件，係經由該凸塊底下金屬層接置於該基板本體的第二表面上。
於前述之封裝結構中，該第一電子元件係為晶片，該第二電子元件係為承載件，該等條狀部係以2(n+1)的數量排成複數多邊形，n係為大於零的正整數，各該多邊形的大小係相同，n係為1至20，各該多邊形係相連而排列成網狀，各該多邊形之間僅共用一該環狀部，而相連成串，該等多邊形係呈鋸齒狀交錯排列，該等條狀部係排成複數正六邊形，且各該正六邊形係由至少六個該條狀部所排成。
依上所述之封裝結構中，復包括表面鈍化層，係形成於該第二表面上，且位於該鈍化層與基板本體之間，該表面鈍化層係形成於整個該第二表面上，該環狀部並外露部分位於該導電柱周緣的該表面鈍化層，且該凸塊底下金屬層復形成於外露之該導電柱周緣的表面鈍化層上，形成該表面鈍化層之材質係為無機材料，形成該鈍化層之材質係 為高分子材料，該環狀部之外緣係較其上之該凸塊底下金屬層之外緣突出8至12微米。
由上可知，本發明係於半導體中介板之受最大應力的周緣形成圍繞部，並於半導體中介板之受較小應力的中間區形成環狀部與條狀部，以降低應力，防止半導體中介板翹曲，並防止凸塊底下金屬層脫層或其上的導電元件破裂。
11‧‧‧半導體晶片
12‧‧‧矽中介板
13‧‧‧封裝基板
14、15、25、29‧‧‧導電元件
20‧‧‧基板本體
20a‧‧‧第一表面
20b‧‧‧第二表面
201‧‧‧中間區
202‧‧‧周圍區
21‧‧‧導電柱
22‧‧‧鈍化層
221‧‧‧圍繞部
222‧‧‧環狀部
223‧‧‧條狀部
23、28‧‧‧凸塊底下金屬層
24‧‧‧表面鈍化層
26‧‧‧線路層
27‧‧‧電性連接墊
30‧‧‧第一電子元件
40‧‧‧第二電子元件
AA‧‧‧線
D‧‧‧距離
第1圖所示者係習知具矽中介板之堆疊封裝結構之剖視圖；第2A與2B圖所示者分別係本發明之半導體中介板的俯視圖與沿其線AA之局部剖視圖；第3A至3E圖所示者分別係第2A圖的中間區的不同態樣；以及第4圖所示者係本發明之封裝結構之剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之用語亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A與2B圖所示者，分別係本發明之半導體中介板的俯視圖與沿其線AA之局部剖視圖。如圖所示，本發明之半導體中介板係包括：基板本體20，係具有相對之第一表面20a與第二表面20b，該第二表面20b係由中間區201與圍繞該中間區201的周圍區202所組成；複數導電柱21，各係嵌埋於該基板本體20中且其一端部外露於該第二表面20b；鈍化層22，係形成於該第二表面20b上，且包括一圍繞部221、複數環狀部222與複數條狀部223，該圍繞部221係位於該周圍區202，該環狀部222係位於該中間區201中的導電柱21周緣，該條狀部223並以其兩端分別連接二該環狀部222，該鈍化層22係可藉由一次的圖案化製程(例如曝光、顯影等步驟)來形成，形成該鈍化層22之材質係為高分子材料；以及凸塊底下金屬(Under Bump Metallurgy，簡稱UBM)層23(僅圖示於第2B圖)，係形成於該導電柱21之外露端部上，並延伸至位於該外露端部之周緣的環狀部222上。
於前述之半導體中介板中，復包括表面鈍化層24，係形成於該第二表面20b上，且位於該鈍化層22與基板本體20之間，形成該表面鈍化層24之材質係為無機材料，例如氮化矽(Si3N4或SixNy)或氧化矽(SiO2或SixOy)，其 中，該表面鈍化層24亦可形成於整個該第二表面20b上，該環狀部222並外露部分位於該導電柱21周緣的該表面鈍化層24，且該凸塊底下金屬層23復形成於外露之該導電柱21周緣的表面鈍化層24上。
於本實施例中，該環狀部222之外緣係較其上之該凸塊底下金屬層23之外緣突出8至12微米的距離D。
要補充說明的是，參閱第2B圖，於該凸塊底下金屬層23上復可接置導電元件25，該導電柱21復可藉由該基板本體20中的線路層26來電性連接該第一表面20a上的電性連接墊27、凸塊底下金屬層28與導電元件29。
第3A至3E圖所示者，分別係第2A圖的中間區的不同態樣。
如第3A圖所示，該等條狀部223係以2(n+1)的數量排成複數多邊形，n係為大於零的正整數，n可為1至20，於第3A至3C圖之具體實施例中，該等條狀部223係連接相鄰四該環狀部222而排成複數正多邊形，該正多邊形為正方形，但本發明不以此為限，且各該正方形的大小係相同。
如第3B圖所示，各該正多邊形係相連而排列成網狀。
如第3C圖所示，各該正多邊形之間僅共用一該環狀部222，而相連成串，且該等正多邊形係呈鋸齒狀交錯排列。
如第3D圖所示，該多邊形為長方形，且該多邊形復可圍繞一該導電柱21。
如第3E圖所示，該等條狀部223係排成複數正六邊形，且各該正六邊形係由至少六個該條狀部223所排成，且該正六邊形復可圍繞一該導電柱21。
第4圖所示者，係本發明之封裝結構之剖視圖。如圖所示，本發明之封裝結構係包括：如前所述之半導體中介板，係包括：基板本體20，係具有相對之第一表面20a與第二表面20b，該第二表面20b係由中間區201與圍繞該中間區201的周圍區202所組成；複數導電柱21，各係嵌埋於該基板本體20中且其一端部外露於該第二表面20b；鈍化層22，係形成於該第二表面20b上，且包括一圍繞部221、複數環狀部222與複數條狀部223，該圍繞部221係位於該周圍區202，該環狀部222係位於該中間區201中的導電柱21周緣，該條狀部223並以其兩端分別連接二該環狀部222；及凸塊底下金屬(Under Bump Metallurgy，簡稱UBM)層23，係形成於該導電柱21之外露端部上，並延伸至位於該外露端部之周緣的環狀部222上；第一電子元件30，係接置於該基板本體20的第一表面20a上；以及第二電子元件40，係經由該凸塊底下金屬層23接置於該基板本體20的第二表面20b上。
於本實施例中，該第一電子元件30係為晶片，該第二電子元件40係為承載件；然而，於其他實施例中，該第一電子元件30可為承載件，該第二電子元件40可為晶片。
要特別說明的是，關於半導體中介板之技術特徵係可參照前述第2A、2B與3A至3E圖及其相關敘述，故不在 此贅述。
綜上所述，相較於習知技術，由於本發明係於半導體中介板之受最大應力的周緣形成圍繞部，並於半導體中介板之受較小應力的中間區形成環狀部與條狀部，以降低應力，防止半導體中介板翹曲；此外，該環狀部係能降低凸塊底下金屬層與基板本體間之接合所產生之應力，以防止凸塊底下金屬層脫層或其上的導電元件破裂，前述功效尤以該環狀部之外緣係較其上之該凸塊底下金屬層之外緣突出8至12微米時最為明顯。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
201‧‧‧中間區
202‧‧‧周圍區
21‧‧‧導電柱
22‧‧‧鈍化層
221‧‧‧圍繞部
222‧‧‧環狀部
223‧‧‧條狀部
24‧‧‧表面鈍化層
AA‧‧‧線

Claims (27)

  1. 一種半導體中介板，係包括：基板本體，係具有相對之第一表面與第二表面，該第二表面係由中間區與圍繞該中間區的周圍區所組成；複數導電柱，各係嵌埋於該基板本體中且其一端部外露於該第二表面；鈍化層，係形成於該第二表面上，且包括一圍繞部、複數環狀部與複數條狀部，該圍繞部係位於該周圍區，該環狀部係位於該中間區中的導電柱周緣，該條狀部並以其兩端分別連接二該環狀部；以及凸塊底下金屬層，係形成於該導電柱之外露端部上，並延伸至位於該外露端部之周緣的環狀部上。
  2. 如申請專利範圍第1項所述之半導體中介板，其中，該等條狀部係以2(n+1)的數量排成複數多邊形，其中，n係為大於零的正整數。
  3. 如申請專利範圍第2項所述之半導體中介板，其中，各該多邊形的大小係相同。
  4. 如申請專利範圍第2項所述之半導體中介板，其中，n係為1至20。
  5. 如申請專利範圍第2項所述之半導體中介板，其中，各該多邊形係相連而排列成網狀。
  6. 如申請專利範圍第2項所述之半導體中介板，其中，各該多邊形之間僅共用一該環狀部，而相連成串。
  7. 如申請專利範圍第6項所述之半導體中介板，其中，該等多邊形係呈鋸齒狀交錯排列。
  8. 如申請專利範圍第2項所述之半導體中介板，其中，該等條狀部係排成複數正六邊形，且各該正六邊形係由至少六個該條狀部所排成。
  9. 如申請專利範圍第1項所述之半導體中介板，復包括表面鈍化層，係形成於該第二表面上，且位於該鈍化層與基板本體之間。
  10. 如申請專利範圍第9項所述之半導體中介板，其中，該表面鈍化層係形成於整個該第二表面上，該環狀部並外露部分位於該導電柱周緣的該表面鈍化層，且該凸塊底下金屬層復形成於外露之該導電柱周緣的表面鈍化層上。
  11. 如申請專利範圍第9項所述之半導體中介板，其中，形成該表面鈍化層之材質係為無機材料。
  12. 如申請專利範圍第1項所述之半導體中介板，其中，形成該鈍化層之材質係為高分子材料。
  13. 如申請專利範圍第1項所述之半導體中介板，其中，該環狀部之外緣係較其上之該凸塊底下金屬層之外緣突出8至12微米。
  14. 一種封裝結構，係包括：半導體中介板，係包括：基板本體，係具有相對之第一表面與第二表面，該第二表面係由中間區與圍繞該中間區的周 圍區所組成；複數導電柱，各係嵌埋於該基板本體中且其一端部外露於該第二表面；鈍化層，係形成於該第二表面上，且包括一圍繞部、複數環狀部與複數條狀部，該圍繞部係位於該周圍區，該環狀部係位於該中間區中的導電柱周緣，該條狀部並以其兩端分別連接二該環狀部；及凸塊底下金屬層，係形成於該導電柱之外露端部上，並延伸至位於該外露端部之周緣的環狀部上；第一電子元件，係接置於該基板本體的第一表面上；以及第二電子元件，係經由該凸塊底下金屬層接置於該基板本體的第二表面上。
  15. 如申請專利範圍第14項所述之封裝結構，其中，該第一電子元件係為晶片，該第二電子元件係為承載件。
  16. 如申請專利範圍第14項所述之封裝結構，其中，該等條狀部係以2(n+1)的數量排成複數多邊形，其中，n係為大於零的正整數。
  17. 如申請專利範圍第16項所述之封裝結構，其中，各該多邊形的大小係相同。
  18. 如申請專利範圍第16項所述之封裝結構，其中，n係為1至20。
  19. 如申請專利範圍第16項所述之封裝結構，其中，該等多邊形係相連而排列成網狀。
  20. 如申請專利範圍第16項所述之封裝結構，其中，各該多邊形之間僅共用一該環狀部，而相連成串。
  21. 如申請專利範圍第20項所述之封裝結構，其中，該等多邊形係呈鋸齒狀交錯排列。
  22. 如申請專利範圍第16項所述之封裝結構，其中，該等條狀部係排成複數正六邊形，且各該正六邊形係由至少六個該條狀部所排成。
  23. 如申請專利範圍第14項所述之封裝結構，復包括表面鈍化層，係形成於該第二表面上，且位於該鈍化層與基板本體之間。
  24. 如申請專利範圍第23項所述之封裝結構，其中，該表面鈍化層係形成於整個該第二表面上，該環狀部並外露部分位於該導電柱周緣的該表面鈍化層，且該凸塊底下金屬層復形成於外露之該導電柱周緣的表面鈍化層上。
  25. 如申請專利範圍第23項所述之封裝結構，其中，形成該表面鈍化層之材質係為無機材料。
  26. 如申請專利範圍第14項所述之封裝結構，其中，形成該表面鈍化層之材質係為高分子材料。
  27. 如申請專利範圍第14項所述之封裝結構，其中，該環狀部之外緣係較其上之該凸塊底下金屬層之外緣突出8至12微米。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI559829B (zh) 2014-10-22 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
TWI644408B (zh) * 2016-12-05 2018-12-11 美商美光科技公司 中介層及半導體封裝體
CN112466837A (zh) * 2020-09-30 2021-03-09 日月光半导体制造股份有限公司 半导体衬底及形成内埋式衬底的方法
TWI811053B (zh) * 2022-08-04 2023-08-01 矽品精密工業股份有限公司 承載結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342552A (zh) * 2012-04-03 2013-10-16 Advanced Semiconductor Eng 封裝載體結構
TW201413880A (zh) * 2012-09-26 2014-04-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TW201415593A (zh) * 2012-10-11 2014-04-16 Ind Tech Res Inst 封裝基板及其製法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US8143096B2 (en) * 2008-08-19 2012-03-27 Stats Chippac Ltd. Integrated circuit package system flip chip
JP5330115B2 (ja) * 2009-06-17 2013-10-30 浜松ホトニクス株式会社 積層配線基板
JP2011159840A (ja) * 2010-02-02 2011-08-18 Panasonic Corp 電子部品の実装接続構造
US8283781B2 (en) * 2010-09-10 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having pad structure with stress buffer layer
US9646954B2 (en) * 2011-04-13 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with test circuit
US8779588B2 (en) * 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
US8643148B2 (en) * 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201342552A (zh) * 2012-04-03 2013-10-16 Advanced Semiconductor Eng 封裝載體結構
TW201413880A (zh) * 2012-09-26 2014-04-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TW201415593A (zh) * 2012-10-11 2014-04-16 Ind Tech Res Inst 封裝基板及其製法

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