TWI503932B - 設置於膠層上的半導體封裝件及其製法 - Google Patents

設置於膠層上的半導體封裝件及其製法 Download PDF

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Description

設置於膠層上的半導體封裝件及其製法
本發明係有關於一種設置於膠層上的半導體封裝件及其製法，尤指一種設置於膠層上的覆晶型式之半導體封裝件及其製法。
覆晶(flip chip)技術由於具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如晶片尺寸構裝(Chip Scale Package，CSP)、晶片直接貼附(Direct Chip Attached，DCA)封裝以及多晶片模組(Multi-Chip Module，MCM)封裝等封裝型態，其均利用覆晶技術而達到封裝的目的。
在覆晶封裝製程中，由於體積較小的半導體晶片與線路基板間之熱膨脹係數的差異甚大，因此半導體晶片外圍的導電凸塊無法與線路基板上對應的電性接點形成良好的接合，使得導電凸塊可能自線路基板上剝離。
另一方面，隨著半導體晶片上的積體電路之積集度的增加，體積較小的半導體晶片與線路基板之間的熱膨脹係數不匹配(mismatch)所產生的熱應力(thermal stress)與翹曲(warpage)現象也日漸嚴重，其結果將導致半導體晶片與線路基板之間的可靠度(reliability)下降，並且造成信賴性測試的失敗。
為了解決上述問題，習知遂提出了一種半導體封裝件，如第1圖所示，其係於一整片矽晶圓中形成有矽穿孔 (Through silicon via，TSV)111後，再將該矽晶圓欲接置半導體晶片之一側形成線路重佈層12，再將欲接置基板之一側之表面形成有銲球13，並在經過切單製程後，成為複數矽中介板(Si interposer)11，之後再藉由凸塊18將半導體晶片14接置於該矽中介板11上，後續於該半導體晶片14與矽中介板11之間形成底膠15，最後再將該矽中介板11接置於基板16上，且該矽中介板11與基板16之間亦須填充有底膠17，而完成一半導體封裝件。由於該矽中介板11與半導體晶片14的材質相近，因此可以有效避免熱膨脹係數不匹配所產生的問題，又該底膠15,17係可保護銲球13與凸塊18不受外界環境影響或污染。
此外，相較於直接將半導體晶片接置於基板之舊有技術，前述半導體封裝件係以該矽中介板11做為一轉接板，而該矽中介板11係使用半導體製程而能達到與該半導體晶片14相近之細線寬/線距，因此能有效將多數個具細線寬/線距之半導體晶片14連接至矽中介板11，再藉由矽中介板11來接置基板16之一側的較寬、較大之線寬線距的線路層，如此以縮小整體半導體封裝件之體積，且由於該矽中介板11之細線寬/線距特性會使得電性連接距離縮短，所以亦能增進整體電性傳輸速度。
惟，前述習知之半導體封裝件係堆疊有多層矽晶片及矽基材，即使各層間之空隙填入有底膠，但是整體結構仍非常脆弱，而容易於運送過程中受損、破裂，導致可靠度問題。
因此，如何避免上述習知技術中之種種問題，實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種設置於膠層上的半導體封裝件，係包括：一膠層；複數框體，係設於該膠層上，且該等框體具有複數外露該膠層的開口；以及複數半導體封裝件，各係包括封裝基板及設於其上的半導體晶片，且各該半導體封裝件係以其封裝基板接置於該框體之頂面上，以令該半導體晶片對應位於該框體之開口中。
於前述之半導體封裝件中，該框體係為金屬或塑膠材料所形成者。
依上所述之半導體封裝件，該膠層、框體與封裝基板係構成一封閉空間，以供該半導體晶片收容於該封閉空間中。
又於本發明之半導體封裝件中，該半導體封裝件復包括中介板，其係設於該半導體晶片與封裝基板之間，該中介板係為具有複數導電通孔之基材所形成者。
本發明復提供一種設置於膠層上的半導體封裝件之製法，係包括：將複數框體接置於一膠層上，以將各該框體接置至接合於一承載板上之半導體封裝件，其中，各該框體具有外露該膠層的開口，而各該半導體封裝件係包括具有相對之第一表面和第二表面的封裝基板及設於該第一表面上的半導體晶片，且該封裝基板係藉其第一表面接置 於該框體上，以令該半導體晶片對應收納於該框體之開口中，同時，該半導體封裝件係藉其第二表面接置於該承載板上；以及移除該承載板。
本發明復提供另一種設置於膠層上的半導體封裝件之製法，係包括：將複數框體對應接置於複數半導體封裝件上，各該半導體封裝件係包括具有相對之第一表面和第二表面的封裝基板及設於該第一表面上的半導體晶片，且該封裝基板係藉其第一表面接置於該框體上，以令該半導體晶片對應收納於該框體之開口中；使該等半導體封裝件藉其封裝基板之第二表面接置於一承載板上；將該等框體接置於一膠層上；以及移除該承載板。
於前述之半導體封裝件之製法中，於移除該承載板之前或之後，復包括對該半導體封裝件進行電性測試，且該框體可為金屬或塑膠材料所形成者。
於前述之製法中，該膠層、框體與封裝基板係構成一封閉空間，以供該半導體晶片收容於該封閉空間中，該半導體封裝件復包括中介板，其係設於該半導體晶片與封裝基板之間，該中介板係為具有複數導電通孔之基材所形成者。
由上可知，因為本發明係將半導體封裝件設置於膠層上，並使半導體晶片位於封閉空間中，因此能有效避免半導體晶片在運送途中因碰撞而受損，並可有效隔絕外界環境的影響與污染，進而提升半導體封裝件的可靠度。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「封閉」、「頂」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2D圖所示者，係本發明之設置於膠層上的半導體封裝件及其製法的示意圖，其中，第2A、2C與2D圖係剖視圖，第2B與2D’圖係俯視圖，第2D’圖係第2D圖的俯視圖。
如第2A圖所示，提供複數半導體封裝件，各該半導體封裝件係包括封裝基板20及依序堆疊其第一表面20a上的中介板21與半導體晶片22，於該封裝基板20之第一表面20a上復設置框體23，該框體23可為金屬或塑膠材料所形成者，該框體23亦可為一散熱件，且該中介板21與半導體晶片22係對應位於該框體23之開口230中，該 中介板21可為具有複數導電通孔(最佳為導電矽穿孔(TSV))(未圖示)之基材所形成者。
要補充說明的是，於其他實施例中，該半導體封裝件亦可不包括有該中介板21。
如第2B圖所示，將該等半導體封裝件之封裝基板20之相對該第一表面20a之第二表面20b接置於一承載板24上，於第2B圖中，該半導體封裝件之數量為9，但並不以此為限。
如第2C圖所示，將該框體23接置有該封裝基板20之表面的相對表面接置於一膠層25上，並對該半導體封裝件進行電性測試；此時，該膠層25、框體23與封裝基板20係構成一封閉空間，以供該中介板21與半導體晶片22收容於該封閉空間中，又該膠層25之周緣可附接至一圓環件26(僅圖示於第2D’圖中)。
如第2D與2D’圖所示，移除該承載板24。於另一實施例中，可於移除該承載板24之後，再對該半導體封裝件進行電性測試；且於第2D’圖中，該半導體封裝件之數量為9，但並不以此為限。
要補充說明的是，於其他實施例中，該框體23可不先設置於該承載板24上，而是先於該膠層25上設置該等框體23，再將該半導體封裝件之封裝基板20之第一表面20a接置於該框體23上，惟此係所屬技術領域中具有通常知識者依據本說明書而能理解，故不在此贅述。
本發明揭露一種設置於膠層上的半導體封裝件，係包 括：一膠層25；複數框體23，係設於該膠層25上，且具有複數外露該膠層25的開口230；以及複數半導體封裝件，各係包括封裝基板20及其上的半導體晶片22，且各該半導體封裝件係以其封裝基板20接置於該框體23之頂面上，以令該半導體晶片22對應位於該框體23之開口230中。
於前述之半導體封裝件中，該框體23可為金屬或塑膠材料所形成者，且該半導體封裝件復包括中介板21，其係設於該半導體晶片22與封裝基板20之間，該中介板21可為具有複數導電通孔之基材所形成者。
所述之設置於膠層上的半導體封裝件中，該膠層25、框體23與封裝基板20係構成一封閉空間，以供該半導體晶片22收容於該封閉空間中。
要特別說明的是，雖然本實施例係圖示有中介板，但並不以此為限，亦即一般無中介板之覆晶封裝件同樣適用本發明。
綜上所述，相較於習知技術，由於本發明係將半導體封裝件設置於膠層上，並使半導體晶片位於封閉空間中，因此能有效避免半導體晶片在運送途中因碰撞而受損，並可有效隔絕外界環境的影響與污染，進而提升半導體封裝件的可靠度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
11‧‧‧矽中介板
111‧‧‧矽穿孔
12‧‧‧線路重佈層
13‧‧‧銲球
14、22‧‧‧半導體晶片
15、17‧‧‧底膠
16‧‧‧基板
18‧‧‧凸塊
20‧‧‧封裝基板
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧中介板
23‧‧‧框體
230‧‧‧開口
24‧‧‧承載板
25‧‧‧膠層
26‧‧‧圓環件
第1圖所示者係習知之半導體封裝件之剖視圖；以及第2A至2D圖所示者係本發明之設置於膠層上的半導體封裝件及其製法的示意圖，其中，第2A、2C與2D圖係剖視圖，第2B與2D’圖係俯視圖，第2D’圖係第2D圖的俯視圖。
20‧‧‧封裝基板
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧中介板
22‧‧‧半導體晶片
23‧‧‧框體
230‧‧‧開口
25‧‧‧膠層

Claims (12)

  1. 一種設置於膠層上的半導體封裝件，係包括：一膠層；複數框體，係設於該膠層上，且該等框體具有複數外露該膠層的開口；以及複數半導體封裝件，各係包括封裝基板及設於其上的半導體晶片，且各該半導體封裝件係以其封裝基板接置於該框體之頂面上，以令該半導體晶片對應位於該框體之開口中。
  2. 如申請專利範圍第1項所述之設置於膠層上的半導體封裝件，其中，該框體係為金屬或塑膠材料所形成者。
  3. 如申請專利範圍第1項所述之設置於膠層上的半導體封裝件，其中，該膠層、框體與封裝基板係構成一封閉空間，以供該半導體晶片收容於該封閉空間中。
  4. 如申請專利範圍第1項所述之設置於膠層上的半導體封裝件，其中，該半導體封裝件復包括設於該半導體晶片與封裝基板之間之中介板。
  5. 如申請專利範圍第4項所述之設置於膠層上的半導體封裝件，其中，該中介板係為具有複數導電通孔之基材所形成者。
  6. 一種設置於膠層上的半導體封裝件之製法，係包括：將複數框體接置於一膠層上，以將各該框體接置至接合於一承載板上之半導體封裝件，其中，各該框體具有外露該膠層的開口，而各該半導體封裝件係包 括具有相對之第一表面和第二表面的封裝基板及設於該第一表面上的半導體晶片，且該封裝基板係藉其第一表面接置於該框體上，以令該半導體晶片對應收納於該框體之開口中，同時，該半導體封裝件係藉其第二表面接置於該承載板上；以及移除該承載板。
  7. 一種設置於膠層上的半導體封裝件之製法，係包括：將複數框體對應接置於複數半導體封裝件上，各該半導體封裝件係包括具有相對之第一表面和第二表面的封裝基板及設於該第一表面上的半導體晶片，且該封裝基板係藉其第一表面接置於該框體上，以令該半導體晶片對應收納於該框體之開口中；使該等半導體封裝件藉其封裝基板之第二表面接置於一承載板上；將該等框體接置於一膠層上；以及移除該承載板。
  8. 如申請專利範圍第6或7項所述之設置於膠層上的半導體封裝件之製法，於移除該承載板之前或之後，復包括對該半導體封裝件進行電性測試。
  9. 如申請專利範圍第6或7項所述之設置於膠層上的半導體封裝件之製法，其中，該框體係為金屬或塑膠材料所形成者。
  10. 如申請專利範圍第6或7項所述之設置於膠層上的半導體封裝件之製法，其中，該膠層、框體與封裝基板 係構成一封閉空間，以供該半導體晶片收容於該封閉空間中。
  11. 如申請專利範圍第6或7項所述之設置於膠層上的半導體封裝件之製法，其中，該半導體封裝件復包括設於該半導體晶片與封裝基板之間之中介板。
  12. 如申請專利範圍第11項所述之設置於膠層上的半導體封裝件之製法，其中，該中介板係為具有複數導電通孔之基材所形成者。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201232735A (en) * 2011-01-27 2012-08-01 Unimicron Technology Corp Package stack device and method of forming same
TW201236122A (en) * 2005-06-30 2012-09-01 Intel Corp Wire interconnect article and computing system comprising the same
TWM439263U (en) * 2012-06-01 2012-10-11 Unimicron Technology Corp Package substrate having interposer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201236122A (en) * 2005-06-30 2012-09-01 Intel Corp Wire interconnect article and computing system comprising the same
TW201232735A (en) * 2011-01-27 2012-08-01 Unimicron Technology Corp Package stack device and method of forming same
TWM439263U (en) * 2012-06-01 2012-10-11 Unimicron Technology Corp Package substrate having interposer

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