TWI585869B - 半導體封裝結構及其製法 - Google Patents

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黃榮邦
陳彥亨
廖宴逸
林辰翰
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矽品精密工業股份有限公司
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Description

半導體封裝結構及其製法
本發明係有關一種半導體封裝結構及其製法，尤指一種可提升產品效能之半導體封裝結構及其製法。
現行之覆晶技術因具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如：晶片尺寸構裝(Chip Scale Package，CSP)、晶片直接貼附封裝(Direct Chip Attached，DCA)以及多晶片模組封裝(Multi-Chip Module，MCM)等型態的封裝模組，其均可利用覆晶技術而達到封裝的目的。
於覆晶封裝製程中，因晶片與封裝基板之熱膨脹係數的差異甚大，故晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊容易自封裝基板上剝離。另一方面，隨著積體電路之積集度的增加，因晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的電性連接之可靠度(reliabilitv)下降，並造成信賴性測試的失敗。
為了解決上述問題，遂發展出以半導體基材作為中介結構的製程，其係於一封裝基板與一半導體晶片之間增設一矽中介板 (silicon interposer)，因為該矽中介板與該半導體晶片的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題。
請參閱第1圖，係習知具矽中介板之堆疊封裝結構之剖視圖。如圖所示，習知之封裝結構除了能避免前述問題外，相較於直接將半導體晶片接置於封裝基板之情況，習知之封裝結構亦可使封裝結構的版面面積更加縮小。
舉例來說，一般封裝基板最小之線寬/線距只可做到12/12微米，而當半導體晶片的輸入輸出(I/O)數增加時，由於線寬/線距已無法再縮小，故須加大封裝基板的面積以提高佈線數量，以便於接置高輸入輸出(I/O)數之半導體晶片；相對地，由於第1圖之封裝結構係將半導體晶片11接置於一具有矽貫孔(through silicon via，TSV)的矽中介板12上，以該矽中介板12做為一轉接板，進而將半導體晶片11電性連接至封裝基板13上，而矽中介板12可利用半導體製程做出3/3微米或以下之線寬/線距，故當半導體晶片11的輸入輸出(I/O)數增加時，該矽中介板12的面積已足夠連接高輸入輸出(I/O)數之半導體晶片11。此外，因為該矽中介板12具有細線寬/線距之特性，其電性傳輸距離較短，所以連接於該矽中介板12之半導體晶片11的電性傳輸速度(效率)亦較將半導體晶片直接接置封裝基板之速度(效率)來得快。
另一方面，封裝基板13是用來提供上方封裝單元(半導體晶片11和矽中介板12)與電路板接合之媒介，而封裝基板13具有一定厚度，該厚度遠大於封裝單元厚，故無法有效降低終端產品之體積大小。此外，封裝基板另須由封裝基板製造廠提供，製造成本遂而提升。
又，倘需以多個半導體晶片接至矽中介板上以提高電性功能，必須加大矽中介板面積，以供多個半導體晶片接置，惟該矽中介板面積越大，容易造成如矽中介板翹曲造成半導體晶片與矽中介板電性連接可靠度下降問題；矽貫孔是否全部鍍滿的問題，如有矽貫孔未鍍滿則會造成半導體晶片與矽中介板間電性斷路的問題，如此則會造成終端產品的報廢。因此，是種矽中介板製作難度非常高。
因此，如何降低終端產品之體積，並提升產品效能，實為目前業界所急需解決的課題。
本發明係揭露一種半導體封裝結構之製法，係包括：提供一承載件，其上設置有至少一第一中介板，且該第一中介板上設有至少一半導體晶片，且該承載件上形成有第一封裝材，以包覆該第一中介板，並填充於該半導體晶片與第一中介板之間；於該承載件上形成第二封裝材，以包覆該半導體晶片及第一封裝材，其中，該第二封裝材具有相對之頂面及底面；以及移除該承載件，以顯露出該第二封裝材之底面。
於另一具體實施例中，於該承載件上形成第二封裝材的步驟中，該半導體晶片上方係對設另一承載件，其下表面設有至少一第二中介板，該第二中介板下表面設有至少一電子元件，且該另一承載件之下表面形成有第三封裝材，以包覆該第二中介板，並填充於該電子元件與第二中介板之間；且該第二封裝材係包覆該第二中介板、電子元件及第三封裝材。
於另一具體實施例中，復包括於該承載件上形成第二封裝材 之前，於該半導體晶片上設置電子元件，再於該電子元件上設置複數導電凸塊，並令該形成之第二封裝材包覆該電子元件及導電凸塊，其中，該第二封裝材之頂面外露出該導電凸塊之一端。
本發明復提供一種半導體封裝結構，係包括：第一中介板，係具有相對之第一側及第二側；至少一半導體晶片，係設於該第一中介板之第一側上；第一封裝材，係包覆該第一中介板，並填充於該半導體晶片與第一中介板之間，其中，該第一封裝材外露出該第一中介板之第二側；以及第二封裝材，係包覆該半導體晶片及第一封裝材，該第二封裝材具有相對之頂面及底面，且該底面外露出該第一封裝材及第一中介板。
於一具體實施例中，復可包括包埋於該第二封裝材中之至少一電子元件、第二中介板及第三封裝材，其中，該第二中介板係疊接在該電子元件上，該第三封裝材係包覆該第二中介板，並填充於該電子元件與第二中介板之間，且該第二中介板具有相對之第一側及第二側，該第三封裝材外露出該第二中介板之第一側，而該第二封裝材之頂面外露出該第三封裝材及第二中介板之第一側。
於另一具體實施例中，本發明之半導體封裝結構復包括包埋於該第二封裝材中之至少一電子元件及複數導電凸塊，該導電凸塊係設於該電子元件上，其中，該第二封裝材之頂面外露出該導電凸塊之一端。
由上可知，根據本發明半導體封裝結構之製法製得之半導體封裝結構不具有封裝基板，故有效降低終端產品之體積大小，仍可同時提升產品效能。
另外，該半導體封裝結構若包埋有其它電子元件或半導體堆疊結構，則毋須增加中介板面積，故可避免半導體晶片與中介板電性連接可靠度下降問題；以及大面積中介板之矽貫孔是否全部鍍滿的問題。
11‧‧‧半導體晶片
12‧‧‧矽中介板
13‧‧‧封裝基板
2,2’,3,4‧‧‧半導體封裝結構
20,30‧‧‧承載件
201‧‧‧膠層
21‧‧‧第一中介板
21a,31a‧‧‧第一側
21b,31b‧‧‧第二側
21c‧‧‧導電柱
22‧‧‧半導體晶片
23‧‧‧第一封裝材
24‧‧‧第二封裝材
24a‧‧‧頂面
24b‧‧‧底面
240‧‧‧穿孔
241‧‧‧導電通孔
25,25’‧‧‧線路重佈層
251‧‧‧線路層
251a,251a’‧‧‧線路
252‧‧‧絕緣層
26‧‧‧導電元件
31‧‧‧第二中介板
32‧‧‧電子元件
33‧‧‧第三封裝材
42‧‧‧電子元件
47‧‧‧黏膠
48‧‧‧導電凸塊
第1圖係為習知半導體封裝結構之示意圖；第2A至2F圖係為本發明之半導體封裝結構之製法示意圖；第3A至3F圖係為本發明之另一半導體封裝結構之製法示意圖；以及第4A至4E圖係為本發明之另一半導體封裝結構之製法示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“第三”、“頂”、“底”、“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變 更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
第2A至2F圖係為本發明之半導體封裝結構之製法示意圖。
首先，提供一其上設置有至少一第一中介板承載件，且該第一中介板上設有至少一半導體晶片，且該承載件上形成有第一封裝材，以包覆該第一中介板，並填充於該半導體晶片與第一中介板之間。
而設置該第一中介板21、半導體晶片22及第一封裝材23之方法係如第2A圖所示，先於表面上具有膠層201之承載件20上設置至少一第一中介板21，其中，該第一中介板21具有相對之第一側21a和第二側21b；以及連通該第一側21a和第二側21b之複數導電柱21c。
如第2B圖所示，於該第一中介板21上以覆晶方式設置該半導體晶片22，例如，如圖所示之各該第一中介板21上的二個半導體晶片22。
如第2C圖所示，於該承載件20上形成第一封裝材23，以包覆該第一中介板21，並填充於該半導體晶片22與第一中介板21之間。該第一封裝材23可為咸知之底膠，其高度可高至包覆部分該半導體晶片22之側面。
接著，如第2D圖所示，於該承載件20上形成第二封裝材24，以包覆該半導體晶片22及第一封裝材23，其中，該第二封裝材24具有相對之頂面24a及底面24b。
如第2E圖所示，移除該承載件20及膠層201，以顯露出該第二封裝材24之底面24b，得到本發明之半導體封裝結構2。
如第2F圖所示，復包括於該顯露出之底面24b上形成線路重佈層25，以及於該線路重佈層25上形成複數導電元件26，以電性連接該半導體晶片22。所述之線路重佈層25可包括至少一層線路層251及形成於該線路層25上之絕緣層252，該絕緣層252並外露出部分線路層251之線路251a，以供植設如銲球之複數導電元件26。如圖所示，該線路重佈層25具有複數線路251a，且至少部分該線路251a係延伸至該第一封裝材23外。
又，根據前述半導體封裝結構之製法，該第一中介板21之第二側21b表面和第一封裝材23之一表面係與該第二封裝材24之底面24b齊平。另外，為降低半導體封裝結構之體積和高度，該第二封裝材24之厚度不大於200微米。
根據前述之製法，本發明復提供一種半導體封裝結構2，係包括：第一中介板21，係具有相對之第一側21a及第二側21b；至少一半導體晶片22，係設於該第一中介板21之第一側21a上；第一封裝材23，係包覆該第一中介板21，並填充於該半導體晶片22與第一中介板21之間，其中，該第一封裝材23外露出該第一中介板21之第二側21b；以及第二封裝材24，係包覆該半導體晶片22及第一封裝材23，該第二封裝材24具有相對之頂面24a及底面24b，且該底面24b外露出該第一封裝材23及第一中介板21之第二側21b。
於一具體實施例中，該半導體封裝結構2’復包括形成於該底面24b上之線路重佈層25；以及形成於該線路重佈層25上之複數導電元件26，以電性連接該半導體晶片22，其中，該線路重佈層25具有複數線路251a，且至少部分該線路251a係延伸至該第 一封裝材23外。
此外，該第一中介板21之第二側21b和第一封裝材23之一表面係與該第二封裝材24之底面24b齊平。又該第二封裝材24之厚度不大於200微米，俾減少半導體封裝結構之體積和高度。
第二實施例
第3A至3F圖係為本發明之另一半導體封裝結構之製法示意圖。
如第3A圖所示，係接續第2C圖所示之結構後，於該承載件20上形成第二封裝材24的步驟。如圖所示，該半導體晶片22上方係對設另一承載件30，其下表面設有至少一第二中介板31，該第二中介板31具有相對之第一側31a和第二側31b，其第二側31b，亦即下表面設有至少一電子元件32，該電子元件32可為半導體晶片，且該另一承載件30之下表面形成有第三封裝材33，以包覆該第二中介板31，並填充於該電子元件32與第二中介板31之間。
接著，如第3A及3B圖所示，於該承載件20上形成第二封裝材24，且該第二封裝材24復包覆該第二中介板31、電子元件32及第三封裝材33。
如第3C圖所示移除該另一承載件30，以顯露出該第二封裝材24之頂面24a。
如第3D圖所示，於移除該承載件20和另一承載件30後，使用雷射穿孔之技術，形成貫穿該第二封裝材24之穿孔240，之後電鍍形成複數導電通孔241於該第二封裝材24中，且該第二封裝材24之頂面24a和底面24b外露出各該導電通孔241之兩端。
如第3E圖所示，於該第二封裝材24之頂面24a和底面24b上形成線路重佈層25,25’；以及於該底面24b上之線路重佈層25上形成複數導電元件26，以電性連接該些導電通孔241。當然，頂面24a上之線路重佈層25’亦可形成複數導電元件(未圖示)。
如第3F圖所示，復可進行切單步驟，切割該線路重佈層25,25’及第二封裝材24。
此外，如前所述，該線路重佈層25,25’具有複數線路251a,251a’，且該頂面24a和底面24b之至少部分該線路251a,251a’係延伸至該第三封裝材33外和第一封裝材23外。
又，該第二中介板31具有相對之第一側31a及第二側31b，該第二中介板31之第一側31a表面和第三封裝材33之一表面係與該第二封裝材24之頂面24a齊平。
根據前述之製法，該半導體封裝結構3包括包埋於該第二封裝材24中之至少一電子元件32、第二中介板31及第三封裝材33，其中，第二中介板31係疊接在該電子元件32上，該第三封裝材33係包覆該第二中介板31，並填充於該電子元件32與第二中介板31之間，且該第二中介板31具有相對之第一側31a及第二側31b，該第三封裝材33外露出該第二中介板31之第一側31a，而該第二封裝材24之頂面24a外露出該第三封裝材33及第二中介板31之第一側31a。
此外，該半導體封裝結構3復包括複數導電通孔241，係形成於該第二封裝材24中，且該第二封裝材24之頂面24a和底面24b外露出各該導電通孔241之兩端。
該半導體封裝結構3復包括線路重佈層25,25’，係形成於該 第二封裝材24之頂面24a和底面24b上，以及復包括複數導電元件26，係形成於該頂面24a及/或底面24b上之線路重佈層25,25’上，以電性連接該些導電通孔241。又，該線路重佈層25,25’具有複數線路251a,251a’，且該頂面24a和底面24b之至少部分該線路251a,251a’係延伸至該第三封裝材33外和第一封裝材23外。再者，該第二中介板31之第一側31a和第三封裝材33之一表面係與該第二封裝材24之頂面24a齊平。
第三實施例
第4A至4E圖係為本發明之另一半導體封裝結構之製法示意圖。
如第4A圖所示，係接續第2C圖所示之步驟，於該半導體晶片22上藉由黏膠47設置電子元件42。該電子元件42之上表面為作用面，故再於該電子元件42上表面設置複數導電凸塊48。
如第4B圖所示，形成第二封裝材24，俾使該形成之第二封裝材24包覆該電子元件42及導電凸塊48，其中，該第二封裝材24之頂面24a外露出該導電凸塊48之頂端。
如第4C圖所示，於移除該承載件20後，形成複數導電通孔241於該第二封裝材24中，且該第二封裝材24之頂面24a和底面24b外露出各該導電通孔241之兩端。
如第4D圖所示，於該第二封裝材24之頂面24a和底面24b上形成線路重佈層25,25’；以及於該頂面24a及/或底面24b上之線路重佈層25,25’上形成複數導電元件26，以電性連接該些導電通孔241及導電凸塊48。
如第4E圖所示，於切單後，得到半導體封裝結構4。
此外，如前所述，該線路重佈層25,25’具有複數線路251a,251a’，且該底面24b之至少部分該線路251a係延伸至該第一封裝材23外。
又，該第二封裝材24之頂面24a係與外露之該導電凸塊48一端齊平。
根據前述之製法，該半導體封裝結構4復包括包埋於該第二封裝材24中之至少一電子元件42及複數導電凸塊48，該導電凸塊48係設於該電子元件42上，其中，該第二封裝材24之頂面24a外露出該導電凸塊48之一端。
該半導體封裝結構4包括複數導電通孔241，係形成於該第二封裝材24中，且該第二封裝材24之頂面24a和底面24b外露出各該導電通孔241之兩端。
又，該半導體封裝結構4復包括線路重佈層25,25’，係形成於該第二封裝材24之頂面24a和底面24b上，以及復包括複數導電元件26，係形成於該頂面24a及/或底面24b上之線路重佈層25,25’上，以電性連接該些導電通孔241。
此外，該線路重佈層25,25’具有複數線路251a,251a’，且該底面24b之至少部分該線路251a係延伸至該第一封裝材23外。再者，該第二封裝材24之頂面24a係與外露之該導電凸塊48一端齊平。
由上可知，根據本發明半導體封裝結構之製法製得之半導體封裝結構不具有封裝基板，故有效降低終端產品之體積大小，仍可同時提升產品效能。
另外，該半導體封裝結構若包埋有其它電子元件或半導體堆 疊結構，則毋須增加中介板面積，故可避免半導體晶片與中介板電性連接可靠度下降問題；以及大面積中介板之矽貫孔是否全部鍍滿的問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝結構
21‧‧‧第一中介板
21a‧‧‧第一側
21b‧‧‧第二側
21c‧‧‧導電柱
22‧‧‧半導體晶片
23‧‧‧第一封裝材
24‧‧‧第二封裝材
24a‧‧‧頂面
24b‧‧‧底面

Claims (27)

  1. 一種半導體封裝結構之製法，係包括：提供一其上設置有至少一第一中介板之承載件，該第一中介板上設有至少一半導體晶片，且該承載件上形成有第一封裝材，以包覆該第一中介板，並填充於該半導體晶片與第一中介板之間；於該承載件上形成第二封裝材，以包覆該半導體晶片及第一封裝材，該第二封裝材具有相對之頂面及底面，其中，於該承載件上形成第二封裝材的步驟中，該半導體晶片上方係對設另一承載件，其下表面設有至少一第二中介板，該第二中介板下表面設有至少一電子元件，且該另一承載件之下表面形成有第三封裝材，以包覆該第二中介板，並填充於該電子元件與第二中介板之間，且該第二封裝材係包覆該第二中介板、電子元件及第三封裝材；以及移除該承載件，以顯露出該第二封裝材之底面。
  2. 如申請專利範圍第1項所述之半導體封裝結構之製法，復包括於該顯露出之底面上形成線路重佈層，以及於該線路重佈層上形成複數導電元件，以電性連接該半導體晶片。
  3. 如申請專利範圍第2項所述之半導體封裝結構之製法，其中，該線路重佈層具有複數線路，且至少部分該線路係延伸至該第一封裝材外。
  4. 如申請專利範圍第1項所述之半導體封裝結構之製法，其中，該第一中介板之一表面和第一封裝材之一表面係與該第二封裝材之底面齊平。
  5. 如申請專利範圍第1項所述之半導體封裝結構之製法，其中，該第二封裝材之厚度不大於200微米。
  6. 如申請專利範圍第1項所述之半導體封裝結構之製法，復包括移除該另一承載件，以顯露出該第二封裝材之頂面。
  7. 如申請專利範圍第6項所述之半導體封裝結構之製法，復包括於移除該承載件和另一承載件後，形成複數導電通孔於該第二封裝材中，且該第二封裝材之頂面和底面外露出各該導電通孔之兩端；於該第二封裝材之頂面和底面上形成線路重佈層；以及於該頂面及/或底面上之線路重佈層上形成複數導電元件，以電性連接該些導電通孔。
  8. 如申請專利範圍第7項所述之半導體封裝結構之製法，其中，該線路重佈層具有複數線路，且該頂面和底面之至少部分該線路係延伸至該第三封裝材外和第一封裝材外。
  9. 如申請專利範圍第1項所述之半導體封裝結構之製法，其中，該第二中介板之一表面和第三封裝材之一表面係與該第二封裝膠體之頂面齊平。
  10. 一種半導體封裝結構之製法，係包括：提供一其上設置有至少一第一中介板之承載件，該第一中介板上設有至少一半導體晶片，且該承載件上形成有第一封裝材，以包覆該第一中介板，並填充於該半導體晶片與第一中介板之間；設置電子元件於該半導體晶片上，再於該電子元件上設置複數導電凸塊，於該承載件上形成第二封裝材，以包覆該半導體晶片、該 第一封裝材、該電子元件及該導電凸塊，其中，該第二封裝材具有相對之頂面及底面，且該第二封裝材之頂面外露出該導電凸塊之一端；以及移除該承載件，以顯露出該第二封裝材之底面。
  11. 如申請專利範圍第10項所述之半導體封裝結構之製法，復包括於移除該承載件後，形成複數導電通孔於該第二封裝材中，且該第二封裝材之頂面和底面外露出各該導電通孔之兩端；於該第二封裝材之頂面和底面上形成線路重佈層；以及於該頂面及/或底面上之線路重佈層上形成複數導電元件，以電性連接該些導電通孔及導電凸塊。
  12. 如申請專利範圍第11項所述之半導體封裝結構之製法，其中，該線路重佈層具有複數線路，且該底面上之線路重佈層的至少部分該線路係延伸至該第一封裝材外。
  13. 如申請專利範圍第10項所述之半導體封裝結構之製法，其中，該第二封裝材之頂面係與外露之該導電凸塊一端齊平。
  14. 一種半導體封裝結構，係包括：第一中介板，係具有相對之第一側及第二側；至少一半導體晶片，係設於該第一中介板之第一側上；第一封裝材，係包覆該第一中介板，並填充於該半導體晶片與第一中介板之間，其中，該第一封裝材外露出該第一中介板之第二側；以及第二封裝材，係包覆該半導體晶片及第一封裝材，該第二封裝材具有相對之頂面及底面，且該底面外露出該第一封裝材及第一中介板； 第二中介板，係包覆於該第二封裝材中；至少一電子元件，係包覆於該第二封裝材中；以及第三封裝材，係包覆於該第二封裝材中，其中，該第二中介板係疊接在該電子元件上，該第三封裝材係包覆該第二中介板，並填充於該電子元件與第二中介板之間，且該第二中介板具有相對之第一側及第二側，該第三封裝材外露出該第二中介板之第一側，而該第二封裝材之頂面外露出該第三封裝材及第二中介板之第一側。
  15. 如申請專利範圍第14項所述之半導體封裝結構，復包括形成於該底面上之線路重佈層；以及形成於該線路重佈層上之複數導電元件，以電性連接該半導體晶片。
  16. 如申請專利範圍第14項所述之半導體封裝結構，其中，該線路重佈層具有複數線路，且至少部分該線路係延伸至該第一封裝材外。
  17. 如申請專利範圍第14項所述之半導體封裝結構，其中，該第一中介板之第二側和第一封裝材之一表面係與該第二封裝材之底面齊平。
  18. 如申請專利範圍第14項所述之半導體封裝結構，其中，該第二封裝材之厚度不大於200微米。
  19. 如申請專利範圍第14項所述之半導體封裝結構，復包括複數導電通孔，係形成於該第二封裝材中，且該第二封裝材之頂面和底面外露出各該導電通孔之兩端。
  20. 如申請專利範圍第19項所述之半導體封裝結構，復包括線路重佈層，係形成於該第二封裝材之頂面和底面上，以及復包括 複數導電元件，係形成於該頂面及/或底面上之線路重佈層上，以電性連接該些導電通孔。
  21. 如申請專利範圍第20項所述之半導體封裝結構，其中，該線路重佈層具有複數線路，且該頂面和底面之至少部分該線路係延伸至該第三封裝材外和第一封裝材外。
  22. 如申請專利範圍第14項所述之半導體封裝結構，其中，該第二中介板之第一側和第三封裝材之一表面係與該第二封裝膠體之頂面齊平。
  23. 一種半導體封裝結構，係包括：第一中介板，係具有相對之第一側及第二側；至少一半導體晶片，係設於該第一中介板之第一側上；第一封裝材，係包覆該第一中介板，並填充於該半導體晶片與第一中介板之間，其中，該第一封裝材外露出該第一中介板之第二側；第二封裝材，係包覆該半導體晶片及該第一封裝材，該第二封裝材具有相對之頂面及底面，且該底面外露出該第一封裝材及第一中介板；至少一電子元件，係設置於該半導體晶片上且包覆於該第二封裝材中；以及複數導電凸塊，係包覆於該第二封裝材中，其中，該導電凸塊係設於該電子元件上，且該第二封裝材之頂面外露出該導電凸塊之一端。
  24. 如申請專利範圍第23項所述之半導體封裝結構，復包括複數導電通孔，係形成於該第二封裝材中，且該第二封裝材之頂面 和底面外露出各該導電通孔之兩端。
  25. 如申請專利範圍第24項所述之半導體封裝結構，復包括線路重佈層，係形成於該第二封裝材之頂面和底面上，以及復包括複數導電元件，係形成於該頂面及/或底面上之線路重佈層上，以電性連接該些導電通孔。
  26. 如申請專利範圍第25項所述之半導體封裝結構，其中，該線路重佈層具有複數線路，且該底面之至少部分該線路係延伸至該第一封裝材外。
  27. 如申請專利範圍第23項所述之半導體封裝結構，其中，該第二封裝材之頂面係與外露之該導電凸塊一端齊平。
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