TWI441312B - 具有打線結構之三維立體晶片堆疊封裝結構 - Google Patents

具有打線結構之三維立體晶片堆疊封裝結構 Download PDF

Info

Publication number
TWI441312B
TWI441312B TW099117357A TW99117357A TWI441312B TW I441312 B TWI441312 B TW I441312B TW 099117357 A TW099117357 A TW 099117357A TW 99117357 A TW99117357 A TW 99117357A TW I441312 B TWI441312 B TW I441312B
Authority
TW
Taiwan
Prior art keywords
stacked
telecommunication
wafer
substrate
package structure
Prior art date
Application number
TW099117357A
Other languages
English (en)
Other versions
TW201143018A (en
Inventor
Chung Jung Wu
Kuo Ning Chiang
Original Assignee
Nat Univ Tsing Hua
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nat Univ Tsing Hua filed Critical Nat Univ Tsing Hua
Priority to TW099117357A priority Critical patent/TWI441312B/zh
Publication of TW201143018A publication Critical patent/TW201143018A/zh
Application granted granted Critical
Publication of TWI441312B publication Critical patent/TWI441312B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

具有打線結構之三維立體晶片堆疊封裝結構
本發明系有關一種電子封裝結構，特別是一種三維晶片堆疊封裝結構，利用打線方式將堆疊晶片結構與基板接合以達電訊連接之目的。
近年來隨著半導體產業與技術蓬勃發展，未達到半導體電子元件超高電訊接點輸出輸入之需求，並同時兼具輕薄短小之產品需求，電子封裝結構由最初之單晶片到多晶片，二維平面多晶片到目前朝向三維堆疊封裝方向發展，先進封裝結構逐漸發展出如晶圓級封裝(Wafer Level Package,WLP)、多晶片封裝(Multi-Chip Module,MCM)和系統級封裝(System In Package,SIP)。其中SIP為一廣泛性整合性電子封裝之總稱，包括二微平面多晶片到三維立體堆疊封裝接屬其定義範疇。而三維立體堆疊封裝更為近年來先進封裝發展之主要趨勢，諸多封裝結構已被大量發展，包含以矽導通孔(Through Silicon Via,TSV)堆疊、打線(Wire Bonding)堆疊以及引入中介層(Interposer)結構等技術，進一步搭配薄晶片以同時縮減堆疊封裝體於厚度方向之尺寸與重量，進而滿足先進封裝結構對於輕薄短小之需求。
美國專利號7,615,413中揭露一種以打線接合方式將各層堆疊晶片之電子接點與基板連接以達到電訊接合之目的，如圖一所示；此結構包括：電路板2；外部電訊接點3；電極4；第一接著層6；第一接合導線7；第二接著層9；第二接合導線10；密封膠11；堆疊形式半導體元件50；半導體單元51；封裝結構52；電路板53；第一半導體單元54；第二半導體單元55；密封膠56；接著層57；接著層58；被動元件59；電極60。此專利中所利用支打線接合技術，除了可進行單一種類晶片堆疊封裝，亦可應用於不同種類晶片，甚至於將封裝結構與晶片堆疊之電子封裝體。
中華民國專利號I269460中提出一種具導電特性支撐底板之立體堆疊封裝單元，如圖二所示；其中包含：基板101；電訊接點102；具電訊傳遞之固著結構103；第一封裝單元體110；第二封裝單元體120。此結構可藉由封裝單元體兩側之電訊接點達到多晶片堆疊之目的。且該封裝單元可應用批量製程之優勢，大幅降低單一封裝單元之生產成本，並利用具導電特性之支撐底板提供電訊傳遞，亦可做為接地端，提高該封裝結構之電氣特性。又該支撐底板亦為熱之良導體，對於封裝結構散熱效果可有效提升，同時增進封裝結構之可靠度壽命。
本發明之目的在於提供一製程可行且可靠度良好之三維立體晶片堆疊電子封裝結構，除了採用先進矽導通孔製程來達到晶片堆疊之目的，同時應用技術成熟之打線技術將堆疊晶片與基板進行電訊接合，以達到電子封裝廣泛應用之需求。
為達成前述之目的，本發明提出一三維立體晶片堆疊電子封裝結構，包含有單數或複數個具有單數或複數個矽導通孔結構之堆疊晶片，以具絕緣特性之絕緣層包覆晶片與導通孔表面，並填入導電材料完成具導電結構之單數或複數個矽導通孔結構。利用電訊接點接著層結構進行不同堆疊晶片間電訊接點之連接，並與底層晶片上單數或複數個電訊接點連接，該底層晶片則以接著層與基板接合固定。該堆疊晶片之單數或複數個電訊接點以單數或複數個打線導線，與基板上單數或複數個電訊接點進行電訊連接。而封膠樹酯材料則用於包覆單數或複數個打線導線、單數或複數個堆疊晶片以及底層晶片，以完成本發明之三維立體晶片堆疊電子封裝結構。
本發明揭露一種電子封裝結構，其為一三維立體晶片堆疊形式電子封裝結構。詳言之，本發明提出一填入導電材料之矽導通孔結構進行堆疊晶片之電訊連接，進而搭配打線結構與打線技術與進行電訊連接，並可進一步搭配其他形式電子封裝結構與其他基本進行連接。此發明之實施例詳細說明如下，唯所述之實施例只做一說明，並非用以限定本發明。
圖三為本發明之三維立體晶片堆疊封裝結構300之截面圖，此封裝結構300主要包含單數或複數個堆疊晶片302堆疊於單數個底層晶片301之上，其中底層晶片301下表面利用接著層310與基板350之上表面接合固定，該接著層310可為任何具黏著效果之膠材，而基板350可為有機基板如BT、FR4、ABF，或是矽等材料為主之結構。該堆疊晶片302中具有單數或複數個通孔303，用於製作電訊連接之導通孔。該導通孔以絕緣層311包覆，且絕緣層311同時部分或完全包覆堆疊晶片302，達到保護晶片與絕緣電訊之效果；該絕緣層311為任何可達到電訊絕緣目的之材料，如有機材料BCB(benzocyclobutene)、ABF(Ajinomoto Built-up Film)、PI(Polyimide)等，或二氧化矽等材料。以絕緣材料311包覆之通孔303至做另一通孔312，用於填入填孔導電材料320以達到電訊傳輸可貫通堆疊晶片302之目的。此外，完全或部分包覆有絕緣層311堆疊晶片302，其絕緣層之表面製作有單數或複數個第一電訊接點321，該第一電訊接點321完全、部份或無覆蓋於絕緣層310之表面，且完全或部分包覆於填孔導電材料320；此第一電訊接點321可直接製作於填孔導電材料320上，或經重新佈線處理後製作於絕緣層310之表面；於另一表面上製作有單數或複數個第二電訊接點322，該第二電訊接點322完全、部份或無覆蓋於絕緣層310之表面，且完全或部分包覆於填孔導電材料320。於底層機板上則製作有單數或複數個第三電訊接點323，該第三電訊接點323部份或完全包覆於底層晶片301上表面。此具有絕緣層311、通孔303與312、填孔導電材料320、第一電訊接點321、第二電訊接點322之堆疊晶片302結構以電訊接點接著層325，由第二電訊接點322與製作於底層晶片301上之第三電訊接點323進行電訊連接，此電訊接點接著層325可為任一導電材料，如錫、錫銀合金、錫鉛合金、電鍍銅等材料。而該堆疊晶片302之第一電訊接點321則利用單數或複數個打線導線330搭配打線技術與第四電訊接點324連接，達到與基板350之電訊連接；其中基板350上製作有完全或部分包覆之單數或複數個第四電訊接點324。該打線導線330則利用或不利用封膠樹酯340完全或部分包覆，以保護打線導線330之使用可靠度。
前述三維立體晶片堆疊封裝結構300中，堆疊晶片302或底層晶片301可為主動電子元件、感測元件、測試元件、微機電晶片或其上電子元件之組合。而該填孔導電材料320所填充之導電材料可為導電金屬，如錫、鋁、銅、銀、鎢、鉛或以上金屬材料合金或其他具導電性質之材料。上述導電材料亦適用於第一電訊接點321、第二電訊接點322、第三電訊接點323、第四電訊接點324與電訊接點接著層325等任一與導電相關之結構。
述三維立體晶片堆疊封裝結構300之一種可能製造方法可分為項主要步驟：其一：製作具有通孔303或通孔312之堆疊晶片302；其二：接合無通孔303或無通孔312結構之底層晶片301於基板350之表面；其三：利用熱壓製程將單數或複數個堆疊晶片302利用電訊接點接著層325進行接合；其四：利用打線技術將打線導線330將堆疊結構之第一電訊接點321與基板350表面之第四電訊接點324進行連接，並以封膠樹只保護之。
前述具有通孔303或通孔312之堆疊晶片302之一種可能製造方法為：利用光微影蝕刻或是雷射製程於以完成電子元件功能之堆疊晶片302製作單數或複數個通孔303；接續利用熱壓或是旋渡製程將絕緣層311製作於堆疊晶片任一或兩側表面，該絕緣層311可完全或部分包覆堆疊晶片表面，且該接著層將完全或部份填滿通孔303；利用光微影蝕刻或是雷射製程，於被絕緣層311完全或部份填滿之通孔303中至作用於填滿填孔導電材料320之通孔312；於通孔312結構填入填孔導電材料320，如電鍍銅或電鍍錫製程；接續利用電鍍或濺鍍製程，搭配光微影蝕刻製程於堆疊晶片302表面製作單數或複數個第一電訊接點321與第二電訊接點322。
前述無通孔303或無通孔312結構之底層晶片301，與底層晶片301與基板350表面接合之一種可能製造方法為：利用電鍍或濺鍍製程，搭配光微影蝕刻製程於底層晶片301表面製作單數或複數個第三電訊接點323；接續利用旋鍍或是熱壓等製程將接著層310至做於底層晶片301或是基板350之表面，該基板350表面以前述相關電訊接點製程製作單數或複數個第四電訊接點324；將底層晶片301以熱壓或擺置製程與基板350進行接合。
前述將單數或複數個堆疊晶片302利用電訊接點接著層325進行接合之一種可能製造方法為：利用電鍍或濺鍍等製程將電訊接點接著層325製作於堆疊晶片302表面之第二電訊接點322，或底層晶片301表面之第三電訊接點323；接續利用熱壓或迴焊製程將堆疊晶片302與底層晶片301透過電訊接點接著層325進行接合。
前述將打線導線330將堆疊結構之第一電訊接點321與基板350表面之第四電訊接點324進行連接之一種可能製造方法為：利用打線技術將打線導線330製作於堆疊晶片302表面上之第一電訊接點321，與基板350表面上之第四電訊接點324進行連接。該打線導線材料可為金、銀、鋁、銅等具導電特性之材料。接續利用模造製程將封膠樹酯340完全或部分包覆打線導線330、完成堆疊之堆疊晶片302與底層晶片301結構，以及基板350。
圖四為三維立體堆疊封裝結構400應用於球陣列封裝形式之結構截面圖。此封裝結構具備有三維立體堆疊封裝結構400，其第一基板450中具備有聯通為於第一基板450表面之單數或複數個第四電訊接點424，與單數或複數個球陣列結構470之電訊連接。該球陣列結構470為用於三維立體堆疊封裝結構400與第二基板460之電訊連接。此球陣列封裝形式為應用於板層級封裝之實施例說明，並非用以限定本發明。
圖五為本發明之第二實施例，為利用複數個堆疊晶片所製作之三維立體晶片堆疊封裝結構500。包括接著於基板550之底層晶片501，與堆疊於底層晶片501之第一堆疊晶片502、堆疊於第二堆疊晶片502之第二堆疊晶片503、堆疊於第二堆疊晶片503之第三堆疊晶片504。接續利用打線導線530將第三堆疊晶片504之電訊接點與基板550進行電訊連接，再以封膠樹酯540包覆或部份包覆上述結構。前述之實施例結構僅就三個堆疊晶片進行說明，該堆疊晶片數量與其它結構並非用以限定本發明。
圖六為本發明之第三實施例，為利用複數個堆疊晶片所製作之三維立體堆疊封裝結構，搭配應用球陣列封裝形式之結構截面圖。此封裝結構具備有三維立體堆疊封裝結構600，其第一基板650與第二基板660之電訊連接則透過單數或複數個球陣列結構670達到目的。前述之實施例結構僅就三個堆疊晶片進行說明，該堆疊晶片數量與其它結構並非用以限定本發明。
圖七為本發明之第四實施例，為利用複數個，且尺寸不相同之堆疊晶片所製作之三維立體堆疊封裝結構，搭配應用球陣列封裝形式之結構截面圖。此封裝結構具有三維立體堆疊封裝結構700，其底層晶片701之尺寸可大於、等於或小於堆疊晶片702之尺寸，或堆疊晶片702之尺寸可大於、等於或小於堆疊晶片703之尺寸。前述之實施例結構僅就堆疊晶片與底層晶片尺寸進行範例說明，並非用以限定本發明。
圖八為本發明之第五實施例，為包含利用重新佈線後電訊接點之三維立體堆疊封裝結構。此封裝結構具有三維立體堆疊封裝結構800，其中與打線結構830連接之第一電訊接點821經由重新佈線結構822，與填孔導電材料820進行電訊連接。前述之實施例結構僅就重新佈線結構進行範例說明，並非用以限定本發明。
2．．．電路板
3．．．外部電訊接點
4．．．電極
6．．．第一接著層
7．．．第一接合導線
9．．．第二接著層
10．．．第二接合導線
11．．．密封膠
50．．．堆疊形式半導體元件
51．．．半導體單元
52．．．封裝結構
53．．．電路板
54．．．第一半導體單元
55．．．第二半導體單元
56．．．密封膠
57．．．接著層
58．．．接著層
59．．．被動元件
60．．．電極
101．．．基板
102．．．電訊接點
103．．．具電訊傳遞之固著結構
110．．．第一封裝單元體
120．．．第二封裝單元體
300．．．三維立體晶片堆疊封裝結構
301．．．底層晶片
302．．．堆疊晶片
303．．．通孔
310．．．接著層
311．．．絕緣層
312．．．通孔
320．．．填孔導電材料
321．．．第一電訊接點
322．．．第二電訊接點
323．．．第三電訊接點
324．．．第四電訊接點
325．．．電訊接點接著層
330．．．打線導線
340．．．封膠樹酯
350．．．基板
400．．．三維立體堆疊封裝結構
424．．．第四電訊接點
450．．．第一基板
460．．．第二基板
470．．．球陣列結構
501．．．底層晶片
502．．．第一堆疊晶片
503．．．第二堆疊晶片
504．．．第三堆疊晶片
530．．．打線導線
540．．．封膠樹酯
550．．．基板
600．．．三維立體堆疊封裝結構
650．．．第一基板
660．．．第二基板
670．．．球陣列結構
700．．．三維立體堆疊封裝結構
701．．．底層晶片
702．．．堆疊晶片
703．．．堆疊晶片
800．．．三維立體堆疊封裝結構
820．．．填孔導電材料
821．．．第一電訊接點
822．．．重新佈線結構
830．．．打線導線
本發明之實施例於上述說明中輔以下列圖形，以達詳細闡述之目的：圖一為習知利用打線技術之三維立體堆疊電子封裝結構。
圖二為習知利用導電性支撐底板之立體堆疊電子封裝結構。
圖三為本發明之第一實施例，為三維立體堆疊封裝結構之截面圖。
圖四為本發明之第一實施例應用於球陣列封裝形式之結構截面圖。
圖五為本發明之第二實施例，為利用本發明之堆疊晶片結構進行複數個堆疊晶片之電子封裝結構截面圖。
圖六為本發明之第三實施例，為利用本發明之堆疊晶片結構進行複數個堆疊晶片，且應用於球陣列封裝形式之電子封裝結構截面圖。
圖七為本發明之第四實施例，為利用本發明之堆疊晶片結構進行複數個尺寸不同之堆疊晶片，其底層晶片尺寸亦不相同，且應用於球陣列封裝形式之電子封裝結構截面圖。
圖八為本發明之第五實施例，為利用重新佈線結構製作堆疊晶片表面電訊接點之電子封裝結構截面圖。
300．．．三維立體晶片堆疊封裝結構
301．．．底層晶片
302．．．堆疊晶片
303．．．通孔
310．．．接著層
311．．．絕緣層
312．．．通孔
320．．．填孔導電材料
321．．．第一電訊接點
322．．．第二電訊接點
323．．．第三電訊接點
324．．．第四電訊接點
325．．．電訊接點接著層
330．．．打線導線
340．．．封膠樹酯
350．．．基板

Claims (11)

  1. 一種電子封裝結構，至少包含：單數個底層晶片，表面具有單數或複數個電訊接點，其藉由接著層與基板接合；該基板具有單數或複數個電訊接點；單數或複數個堆疊晶片，其堆疊於底層晶片之表面，達到三維立體堆疊封裝結構之目的；該堆疊晶片中具有單數或複數個通孔，且完全或部分包覆以絕緣層；該絕緣層結構具有單數或複數個通孔，用於填入填孔導電材料；該填孔導電材料之表面與絕緣層表面完全或部分包覆有電訊接點，使堆疊晶片具有單數或複數個電訊接點；電訊接點可直接製作在填孔導電材料表面，或經由重新佈線處理後製作於它處；此電訊接點藉由電訊接點接著層與不同層之堆疊晶片，或底層晶片進行連接；堆疊晶片表面之電訊接點透過打線導線與基板之電訊接點進行電訊連接；透過製作封膠樹酯將上述支結構進行部分或完全包覆。
  2. 如申請專利範為第1項之電子封裝結構，其中所述之電訊連接，可包含導電、絕緣、接地等連接目的。
  3. 如申請專利範為第1項之電子封裝結構，其中所述之基板，可為有機基板如FR4、BT、ABF，或為矽、砷化鎵，或其他材料或上述材料之組合。
  4. 如申請專利範為第1項之電子封裝結構，其中所述具有導電性質之填孔導電材料，可為銅、錫、銀、鉛、鎢或以上金屬材料合金或其他具有導電性之材料組合。
  5. 如申請專利範為第1項之電子封裝結構，其中所述之堆疊晶片與底層晶片可為主動電子元件、感測元件、測試元件、為機電源建或以上電子元件之組合。
  6. 如申請專利範為第1項之電子封裝結構，其中所述之通孔結構，可利用如雷射鑽孔、光微影蝕刻、機械鑽孔或其他方式製作。
  7. 如申請專利範為第1項之電子封裝結構，其中所述之接著層，可為BCB、ABF、PI或其他具有黏著性之材料。
  8. 如申請專利範為第1項之電子封裝結構，其中所述之堆疊或接合製程，可利用如熱壓、迴焊或其他方式製作。
  9. 一種電子封裝結構，至少包含：單數個底層晶片，表面具有單數或複數個電訊接點，其藉由接著層與基板接合；該基板具有單數或複數個電訊接點；單數或複數個堆疊晶片，其堆疊於底層晶片之表面，達到三維立體堆疊封裝結構之目的；該堆疊晶片中具有單數或複數個通孔，且完全或部分包覆以絕緣層；該絕緣層結構具有單數或複數個通孔，用於填入填孔導電材料；該填孔導電材料之表面與絕緣層表面完全或部分包覆有電訊接點，使堆疊晶片具有單數或複數個電訊接點；此電訊接點藉由電訊接點接著層與不同層之堆疊晶片，或底層晶片進行連接；堆疊晶片表面之電訊接點透過打線導線與基板之電訊接點進行電訊連接；透過製作封膠樹酯將上述支結構進行部分或完全包覆；前述之三維立體堆疊封裝結構可藉由其他電子封裝形式，與另一基板進行電訊連接。
  10. 如申請專利範為第9項之電子封裝結構，其中所述之電訊連接，可包含導電、絕緣、接地等連接目的。
  11. 如申請專利範為第9項之電子封裝結構，其中所述之其他電子封裝形式，可包含球陣列封裝、針陣列封裝、打線封裝或其它電子封裝形式，或上述電子封裝形式之組合。
TW099117357A 2010-05-31 2010-05-31 具有打線結構之三維立體晶片堆疊封裝結構 TWI441312B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW099117357A TWI441312B (zh) 2010-05-31 2010-05-31 具有打線結構之三維立體晶片堆疊封裝結構

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW099117357A TWI441312B (zh) 2010-05-31 2010-05-31 具有打線結構之三維立體晶片堆疊封裝結構

Publications (2)

Publication Number Publication Date
TW201143018A TW201143018A (en) 2011-12-01
TWI441312B true TWI441312B (zh) 2014-06-11

Family

ID=46765199

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099117357A TWI441312B (zh) 2010-05-31 2010-05-31 具有打線結構之三維立體晶片堆疊封裝結構

Country Status (1)

Country Link
TW (1) TWI441312B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI670777B (zh) * 2015-11-10 2019-09-01 台灣積體電路製造股份有限公司 多堆疊疊層封裝結構及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI571595B (zh) * 2015-11-16 2017-02-21 江昆淵 全周光ｌｅｄ燈管
TWI636537B (zh) * 2016-07-14 2018-09-21 國立清華大學 扇出型多晶片堆疊封裝之電子裝置及形成該裝置之方法
CN117577588A (zh) * 2022-08-08 2024-02-20 长鑫存储技术有限公司 封装结构及其制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI670777B (zh) * 2015-11-10 2019-09-01 台灣積體電路製造股份有限公司 多堆疊疊層封裝結構及其製造方法
US10490540B2 (en) 2015-11-10 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10784248B2 (en) 2015-11-10 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US11462530B2 (en) 2015-11-10 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US11462531B2 (en) 2015-11-10 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures

Also Published As

Publication number Publication date
TW201143018A (en) 2011-12-01

Similar Documents

Publication Publication Date Title
US9748216B2 (en) Apparatus and method for a component package
KR20200010521A (ko) 반도체 디바이스 및 그 제조 방법
TWI514542B (zh) 具有圍繞矽穿封裝孔（ＴＰＶ）的末端部分之開口的晶粒封裝及使用該晶粒封裝之層疊封裝（ＰｏＰ）
US9502335B2 (en) Package structure and method for fabricating the same
CN111613612B (zh) 包括嵌入式表面贴装器件的半导体封装件及其形成方法
US9502391B2 (en) Semiconductor package, fabrication method therefor, and package-on package
US7242081B1 (en) Stacked package structure
CN111952274B (zh) 电子封装件及其制法
TW201933573A (zh) 電子封裝件及其製法
US9548283B2 (en) Package redistribution layer structure and method of forming same
TW201440186A (zh) 堆疊式晶圓雙倍資料率封裝
TWI582919B (zh) 無基板扇出型多晶片封裝構造及其製造方法
TWI585906B (zh) 超薄封裝上封裝ＰｏＰ之封裝
KR20150091933A (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US20230361091A1 (en) Electronic package and manufacturing method thereof
TWI441312B (zh) 具有打線結構之三維立體晶片堆疊封裝結構
TWI636537B (zh) 扇出型多晶片堆疊封裝之電子裝置及形成該裝置之方法
US9312243B2 (en) Semiconductor packages
TWI567843B (zh) 封裝基板及其製法
TWI744825B (zh) 晶片嵌入式基板結構與晶片封裝結構及其製造方法
TWI409933B (zh) 晶片堆疊封裝結構及其製法
WO2021208066A1 (zh) 电子设备、半导体晶片、芯片封装结构及其制作方法
CN106469706B (zh) 电子封装件及其制法
TWI585869B (zh) 半導體封裝結構及其製法
TWI760227B (zh) 電子封裝件及其製法