TWI636537B - 扇出型多晶片堆疊封裝之電子裝置及形成該裝置之方法 - Google Patents

Abstract

本發明提供一種扇出型多晶片堆疊封裝之電子裝置及其形成之方法，其係將堆疊的晶片安裝於基板上，下層晶片藉著金屬凸塊連接至基板上，上層晶片藉著引線連接至晶片/基板或載具上，並以封裝層覆蓋晶片及引線，於封裝層開孔並填充導體，將載具上的訊號向上連接至樹脂表面，再經過輸入輸出(I/O)製程，形成扇出多晶片堆疊封裝結構。

Description

扇出型多晶片堆疊封裝之電子裝置及形成該裝置之方法

本發明係有關一種可堆疊式之封裝構造及其形成的方法，尤指具有球狀閘排(Ball Grid Array；BGA)封裝之電子裝置及其形成之方法。

中華民國專利號407446中揭露一種多晶片堆疊封裝之電子裝置及其形成之方法，如圖一所示，其結構包含電路板10；下層晶片21藉著I/O接點23連接至基板10上，上層晶片22藉著引線50連接至基板10上，並以封裝層40覆蓋晶片及引線。堆疊的晶片之間24可以包含非導電性材質，具有貼合效果。此專利可利用不同種類晶片進行訊號連接且堆疊以增加其元件應用功能。中華民國專利號I441312中提出三維立體結構300，底層晶片301藉由連接層310與基板350接合固定，進而堆疊晶片302堆疊在底層晶片301之上，而堆疊晶片302中有通孔設計303，用於電訊連接之導通孔。該導通孔以絕緣層311包覆，且絕緣層311同時部分或完全包覆堆疊晶片302，達到保護晶片與絕緣電訊之效果。其絕緣層之表面製作有單數或複數個第一電訊接點321，該第一電訊接點321完全、部份或無覆蓋於絕緣層310之表面，且完全或部分包覆於填孔導電材料320；此第一電訊接點321可直接製作於填孔導電材料320上，或經佈線處理後製作於絕緣層310之表面；於另一表面上製作有單數或複數個第二電訊接點322，該第二電訊接點322完全、部份或無覆蓋於絕緣層310之表面，且完全或部分包覆於填孔導電材料320。 於底層機板上則製作有單數或複數個第三電訊接點323，該第三電訊接點323部份或完全包覆於底層晶片301上表面。此具有絕緣層311、通孔303與312、填孔導電材料320、第一電訊接點321、第二電訊接點322之堆疊晶片302結構以電訊接點接著層325，由第二電訊接點322與製作於底層晶片301上之第三電訊接點323進行電訊連接，此電訊接點接著層325可為任一導電材料。而該堆疊晶片302之第一電訊接點321則利用單數或複數個打線導線330搭配打線技術與第四電訊接點324連接，達到與基板350之電訊連接。。

由於消費性電子產品對於多功能及可攜式需求越來越多元化，必須改變電子封裝結構朝向小尺寸及多性能前進。然而，當整個封裝結構愈來愈小時，必須考慮元件尺寸、晶片尺寸、I/O接點數、大小及間距等因素，確認其空間是否足夠容納所有電路端點。一個單一積體電路晶片由於面積的限制，無法輕易地增加電路端點，但由於目前半導體技術進展，使得晶片尺寸變小，晶片功能強大，I/O接點增加，所對應的封裝基材也必須考慮對應之電路佈局的問題，目前常採用多層印刷電路板基材，以克服多電路輸出端之問題。但是空間有限時，則必須思考如何增加電路輸出結構設計。

為解決上述之困擾，本發明便是在基板(substrate)增加有限的面積下，提供一種可立體堆疊，雙面Fan-out多晶片封裝構造及其形成的方法，以增加積體電路封裝的電路輸出端數目達傳統封裝輸出端數目的一倍以上，詳言之，本發明係採用晶片上、下堆疊式封裝，再加以封裝層穿孔金屬電鍍或填充導體形成迴路，增加雙面的電路端點以滿足多I/O封裝需 求，且不影響原來封裝尺寸面積大小。

10‧‧‧載具(基板)

11‧‧‧電路端

12‧‧‧鍍通孔

20‧‧‧堆疊式晶片

21‧‧‧第一晶片

22‧‧‧第二晶片

23‧‧‧金屬連接(凸塊)

24‧‧‧晶片連接層

25‧‧‧非導電覆蓋層

30‧‧‧錫球

40‧‧‧填充物

50‧‧‧引線

100‧‧‧扇出型結構設計

110‧‧‧載具(基板)

111‧‧‧I/O端

112‧‧‧導通孔

113‧‧‧樹脂表面電子端

120‧‧‧堆疊式晶片

121‧‧‧第一晶片

122‧‧‧第二晶片

123‧‧‧I/O接點

124‧‧‧晶片連接層

125‧‧‧覆蓋層

130‧‧‧錫球或凸塊

140‧‧‧填充物

150‧‧‧引線

200‧‧‧扇出型晶片堆疊封裝結構

210‧‧‧基板

211‧‧‧I/O接點

212‧‧‧導通孔

213‧‧‧I/O接點

214‧‧‧第一晶片電路墊

215‧‧‧佈線設計線路

216‧‧‧第二晶片電子墊

217‧‧‧樹脂表面電子端

221‧‧‧第一晶片

222‧‧‧第二晶片

223‧‧‧導電或非導電連接層

224‧‧‧I/O接點

230‧‧‧I/O接點

240‧‧‧覆蓋層

250‧‧‧金線引線

260‧‧‧I/O接點

300‧‧‧三維立體晶片堆疊封裝結構

301‧‧‧底層晶片

302‧‧‧堆疊晶片

303‧‧‧通孔

310‧‧‧接著層

311‧‧‧絕緣層

312‧‧‧通孔

320‧‧‧填孔導電材料

321‧‧‧第一電訊接點

322‧‧‧第二電訊接點

323‧‧‧第三電訊接點

324‧‧‧第四電訊接點

325‧‧‧電訊接點接著層

330‧‧‧打線導線

340‧‧‧封膠樹酯

350‧‧‧基板

400‧‧‧多晶片扇出型結構

410‧‧‧電子基板

411‧‧‧基板金屬墊

412‧‧‧基板金屬墊

413‧‧‧導通孔

414‧‧‧導通孔上的電子墊

415‧‧‧晶片上的電子墊

416‧‧‧覆蓋層表面的佈線設計

421‧‧‧第一晶片

422‧‧‧第二晶片

423‧‧‧I/O接點

424‧‧‧覆蓋層

425‧‧‧晶片連接層

426‧‧‧第三晶片

427‧‧‧第四晶片

428‧‧‧線路保護層

429‧‧‧I/O接點

440‧‧‧覆蓋層

450‧‧‧金線

460‧‧‧I/O接點

500‧‧‧多晶片扇出型封裝結構

510‧‧‧基板

511‧‧‧基板金屬墊

512‧‧‧基板金屬墊

513‧‧‧導通孔

514‧‧‧導通孔上的電子墊

521‧‧‧第一晶片

522‧‧‧第二晶片

523‧‧‧I/O接點

524‧‧‧接合保護層

525‧‧‧晶片連接層

526‧‧‧第三晶片

527‧‧‧第四晶片

528‧‧‧晶片連接層

529‧‧‧金線

530‧‧‧基板電子墊

531‧‧‧樹脂表面的佈線設計

540‧‧‧覆蓋層

550‧‧‧金線

560‧‧‧I/O接點

第1圖係習知利用打線技術之三維立體堆疊結構示意圖。

第2圖係習知所示扇形封裝結構體之示意圖。

第3圖係本發明之扇形堆疊晶片結構之截面圖。

第4圖係扇形堆疊晶片結構之延伸設計截面圖。

第5圖係本發明之延伸設計：多晶片扇型結構截面圖。

第6圖係本發明之延伸設計：多晶片扇型封裝結構截面圖。

本發明揭露一種電子封裝結構，為一扇形堆疊晶片結構。藉由第一晶片由金屬I/O接點連接，第二晶片使用打線連接，進而搭配樹脂導通孔至樹脂表面再借由金屬植球進行訊號導通。第3圖為本發明案例一之扇出型堆疊式晶片120封裝結構之截面圖，此封裝結構先使用基板110當作載具，第一晶片121由I/O接點123連接至基板I/O端111，第二晶片122使用打線150連接訊號。但第一晶片121與第二晶片122的接合可使用導電或非導電材質的晶片連接層124，之後藉由覆蓋層140完成覆蓋。之後藉由導體填充通孔112將基板110的電子訊號網上傳遞至樹脂表面電子端113，之後再進行I/O接點130的製作完成此封裝結構體。

前述第一晶片121與第二晶片122可為主動或被動電子元件、感測元件、測試元件、微機電晶片或其上電子元件之組合。而通孔112所填充之導電 材料可為導電金屬，如錫、鋁、銅、銀、鎢、鉛或以上金屬材料合金或其他具導電性質之材料，亦可應用於基板電路端111及樹脂表面電子端113。

第4圖為本發明之延伸結構設計，此扇出型晶片堆疊封裝結構200使用基板210為載具，第一晶片221使用連接層223連接固定於基板上，再使用金線250引線方式連接於基板電子端211，而第一晶片電路墊214藉由佈線設計線路215進行電路端213的生成以便於跟第二晶片I/O端216連接，藉由錫球迴焊或凸塊224製程可將訊號連接。之後藉由覆蓋層240完成覆蓋，再由導電通孔212將基板210的電子訊號網上傳遞至樹脂表面電子端217，之後再進行I/O接點260完成此封裝結構體。

第5圖是本發明之延伸結構設計，此多晶片扇型結構400使用基板410為載具，第一晶片421由I/O接點423連接至基板電路端412，第二晶片422使用打線450連接訊號。但第一晶片421與第二晶片422的接合可使用導電或非導電膠的晶片連接層425，之後藉由覆蓋層440完成覆蓋。再藉由導通孔413將基板的電子端411訊號往上傳遞至樹脂表面電子端414，亦可進行佈線設計416形成樹脂表面電子端417，結構的兩邊皆可進行導通孔413設計，再來進行第三晶片426及第四晶片427之I/O接點429連接之後再進行覆蓋層428保護，最後進行金屬植球460完成此封裝結構體。

第6圖是本發明之延伸結構設計，此多晶片扇型封裝結構500使用基板510為載具，第一晶片521由金屬凸塊523連接至基板金屬墊512，第二晶片522使用打線550連接訊號。但第一晶片521與第二晶片522的接合可使用導電或非導電膠的晶片連接層525，之後藉由覆蓋層540完成覆蓋。再藉由導通孔513將基板金屬墊511訊號往上傳遞至樹脂表面金屬通孔上的電子墊514，亦可 進行樹脂表面的佈線設計531形成樹脂表面電子端，結構的兩邊皆可進行導通孔513設計，再來進行第三晶片526及第四晶片527使用連接層528至基板上再進行金線529打線封裝製程，再以覆蓋層540保護，進行第一次I/O接點530製作，再進行第二次I/O接點560製作以完成此封裝結構體。

Claims (10)

1. 一種具有扇出形多晶片堆疊封裝之電子裝置，包括一基板，為一封裝底材，其上承載堆疊的晶片；該堆疊晶片之下層晶片藉導電凸塊與該基板相連，上層晶片係以引線連接至該基板上；以及該基板上有一封裝層，覆蓋住整個該堆疊的晶片及該引線。爾後穿孔進行導體填充，使其電子傳遞訊號連接至封裝層表面，且進行佈線製程將訊號連接金屬墊移至適合位置，以方便進行下一次元件與元件堆疊的設計。
2. 另一種具有扇出形多晶片堆疊封裝之電子裝置之延伸發明，包括一基板，為一封裝底材，其上承載堆疊的晶片；該堆疊晶片之下層晶片藉導電或非導電膠與該基板相連，以引線連接至該基板上；上層晶片I/O墊藉由佈線設計線路進行電路端的生成以便於跟第二晶片I/O端連接，藉由錫球迴焊或凸塊製程可將訊號連接，覆蓋層保護整個堆疊的晶片及該引線。爾後穿孔進行導體填充，使其電子傳遞訊號連接至封裝層表面，且進行佈線製程將訊號連接金屬墊移至適合位置，以方便進行下一次元件與元件堆疊的設計。
3. 如申請專利範圍第1,2項所述之電子裝置，其中所述之基板係金屬基板者，可為有機基板如FR4、BT、ABF，或為矽、砷化鎵，或其他材料或上述材料之組合。
4. 如申請專利範圍第1,2項所述之電子裝置，其中所述具有導電性質之填孔導電材料，可為銅、錫、銀、鉛、鎢或以上金屬材料合金或其他具有導電性之材料組合。
5. 如申請專利範圍第1,2項所述之電子裝置，其中所述之堆疊晶片與下層晶片可為主動或被動電子元件、感測元件、測試元件、微機電元件或以上電子元件之組合。
6. 如申請專利範圍第1,2項所述之電子裝置，其中所述之通孔結構，可利用如雷射鑽孔、光微影蝕刻、機械鑽孔或其他方式製作。
7. 如申請專利範圍第1,2項所述之電子裝置，其中所述之接著層，可為BCB、ABF、PI或其他具有黏著性之材料。
8. 一種多晶片堆疊式封裝方法，包括：A.一基板；B.將第一晶片之電路端藉著導電凸塊直接耦合至一基板上；C.以第二晶片堆疊黏接在第一晶片上；D.於該第二晶片之電路端，以打線法將引線耦合至該基板上；E.注模成形，使一封裝層於該基板上包覆整個上述之晶片及引線；F.封裝層開電訊連接孔，且進行導體填充，使其電訊連接傳遞至封裝層表面；G.進行佈線製程，金屬佈線至適合位置；H.進行錫球迴焊後，形成最終扇出多晶片堆疊結構。
9. 如申請專利範圍第7項所述之電子裝置，其中所述之堆疊或接合製程，可利用如熱壓、迴焊或其他方式製作。
10. 如申請專利範圍第8項所述之多晶片堆疊式封裝方法，其中所述之電訊連接，可包含導電、絕緣、接地等連接目的且包含任何向上導體製作。